KR960703289A - 이중 래치 클럭 레벨-민감성 스캔 디자인 및 그 제어방법 (dual latch clocked lssd and method) - Google Patents

이중 래치 클럭 레벨-민감성 스캔 디자인 및 그 제어방법 (dual latch clocked lssd and method) Download PDF

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Abstract

이중 래치 클럭 LSSD(10,E)가 구비된 디지탈 집적회로는 주래치(12)가 종래치(14)에 결합되어 적어도 3개의 동작모드로 동작된다. 이중 래치 클럭 LSSD에서 세개의 모드로는 기능모드, 캡쳐모드, 시프트모드가 바람직하다. 기능모드시, 이중 래치 클럭 LSSD는 에지 트리거 플립-플롭 저장요소로 동작한다. 캡쳐모드시, 이중 래치 클럭 LSSD는 시스템 클럭(CLK), 두개의 스캔 클럭 신호중 어느 하나에 의해서 제어되거나, 바람직하기로는 테스트 모드 입력신호에 의해서 제어되는 레벨 민감성 래치 저장요소로서 동작한다. 시프트 모드시, 이중 래치 클럭 LSSD는 레벨 민감성 래치 저장요소로 동작하나, 한쌍의 시프트클럭에 의해서 재어된다. 캡쳐모드를 기능모드로부터 분리시킴에 의해 이중 래치 클럭 LSSD는 캡쳐모드시와 시프트모드시 예외적으로 스큐 문제점에 대해 높은 저항성을 나타낸다.

Description

이중 래치 클럭 레벨-민감성 스캔 디자인 및 그 제어방법(DUAL LATCH CLOCKED LSSD AND METHOD)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 이중 래치 클럭 LSSD에 대한 개략도,
제4a도 및 제4b도는 A 및 B클럭신호의 형성을 도시한 개략도.

Claims (27)

  1. 제1외부클럭(CLK #1) 및 제1외부 시프트 입력(시프트 인 #1)에 응답함과 아울러 제1시프트 출력(내부입력)을 발생시키도록 동작하는 제1모듈(Ml)로 구성되며, 이때 상기 제1모듈은 제1래치수단(12), 제2래치수단(14) 및 제1래치수단을 제2래치수단에 결합시켜 기능모드, 캡쳐모드 및 시프트모드를 포함하는 적어도 3개의 동작모드를 제공하는 수단(16)을 구비하는 적어도 하나의 이중 래치 클럭 LSSD(E, 10)을 포함하는 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  2. 제1항에 있어서, 제1모듈은 직렬로 연결된 복수개의 이중 래치 클럭 LSSDS가 제공되는 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  3. 제2항에 있어서, 내부클럭 및 제1모듈의 제1시프트 출력에 응답함과 아울러 시프트 출력 (시프트 아웃 #1)을 발생시키도록 동작하는 내부모듈(M3)을 부가적으로 구성함을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  4. 제3항에 있어서, 내부 모듈은 직렬로 연결된 복수개의 이중 래치 클럭LSSDs가 제공되는 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  5. 제4항에 있어서, 내부 모듈의 시프트 출력이 외부출력에 결합됨을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  6. 제1항에 있어서, 제2외부 클럭(CLK #2) 및 제2외부 시프트 입력(시프트 인 #2)에 응답함과 아울러 제2시프트 출력(시프트 아웃 #2)을 발생시키도록 동작하며 적어도 하나의 이중 래치 클럭 LSSD를 포함하는 제2모듈(M2)을 부가적으로 구성함을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  7. 제6항에 있어서, 제2모듈은 직렬로 연결된 복수개의 이중 래치 클럭 LSSDs가 제공되는 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  8. 제1항에 있어서, 각 이중 래치 클럭 LSSD는 본질적으로 제1래치수단(12), 제2래치수단 및 제2래치수단 및 제1래치수단을 제2래치수단으로 결합시키는 수단으로 이루어짐을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  9. 제1항에 있어서, 캡쳐모드가 레벨 민감성인 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  10. 제9항에 있어서, 기능모드가 에지 트리거인 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  11. 제10항에 있어서, 시프트모드가 레벨 민감성인 것을 특징으로 하는 이중 래치 클럭 LSSD를 구비한 집적회로.
  12. 제1래치수단(12), 제2래치수단 및 제1래치수단을 제2래치수단에 결합시켜 기능모드, 캡쳐모드 및 시프트모드를 포함하는 적어도 3개의 동작모드를 제공하는 수단 (17)으로 이루어짐을 특징으로 하는 이중 래치 클럭 LSSD.
  13. 제12항에 있어서, 이중 래치 클럭 LSSD는 본질적으로 제1래치수단, 제2래치수단 및 저1래치수단을 제2래치수단에 결합시키는 수단으로 이루어짐을 특징으로 하는 이중 래치 클럭 LSSD.
  14. 제12항에 있어서, 캡쳐모드가 레벨 민감성인 것을 특징으로 하는 이중 래치 클럭 LSSD.
  15. 제14항에 있어서, 기능모드가 에지 트리거인 것을 특징으로 하는 이중 래치 클럭 LSSD.
  16. 제15항에 있어서, 시프트모드가 레벨 민감성인 것을 톡징으로 하는 이중 래치 클럭 LSSD.
  17. 제16항에 있어서, 기능모드와 캡쳐모드는 시스템 클럭으로부터 도출된 신호로부터 클럭되는 것을 특징으로 하는 이중 래치 클럭 LSSD.
  18. 제17항에 있어서, 시프트모드는 한쌍의 클럭에 의해 클럭되는 것을 특징으로 하는 이중 래치 클럭 LSSD.
  19. 데이터 입력(D), 시스템 클럭으로부터 도출된 클럭(CLK) 입력, A 스캔 클럭 입력 및 스캔 입력(S1)에 응답함과 아울러 주래치 출력(16)을 발생시키도록 동작하는 주래치수단(12)과, 상기 주래치 출력, 클럭시스템 클럭으로부터 도출된(CLK)입력 및 B스캔 클럭 입력에 응답함과 아울러 데이터 출력(Q1) 및 스캔출력(SO)를 발생시키도록 동작하는 종래치수단으로 구성되며, 이때 주래치수단 및 종래치수단은 기능모드, 캡쳐모드 및 시프트모드를 포함하는 적어도 세개의 동작모드를 제공하는 것을 특징으로 하는 이중 래치 클럭 LSSD.
  20. 제19항에 있어서, 주래치수단은 데이터 입력과 주래치출력 (16) 사이에 결합된 제1게이트수단(22)과, 제1게이트수단과 주래치출력 사이에 위치하는 제1노드(34)와 스캔 입력 사이에서 직렬로 결합된 제2 및 제3게이트 수단(24,36), 및 제2와 제3게이트 수단 사이의 제2노드(36)와 주래치 출력 사이에 결합된 제4게이트수단(28)으로 구성됨을 특징으로 하는 이중 래치 클럭 LSSD.
  21. 제20항에 있어서, 제1 및 제2게이트 수단은 클럭 입력에 의해 클럭되며, 제2및 제4게이트 수단은 A스캔 클럭에 의해 클럭되는 것을 특징으로 하는 이중 래치 클럭 LSSD.
  22. 제21항에 있어서, 제1노드 및 주래치출력의 사이에 결합된 제1인버터수단(30)과 주래치출력과 제4게이트수단 사이에 결합된 제2인버터수단(32)이 부가적으로 구성됨을 특징으로 하는 이중 래치 클럭 LSSD.
  23. 제19항에 있어서, 종래치수단이 주래치출력과 제3노드(38) 사이에서 직렬로 결합된 제5 및 제6게이트 수단(38,40)과 제3노드 및 데이터 출력(Q1)사이에서 평행하게 결합된 제7 및 제8게이트수단(42,44)으로 구성됨을 특징으로 하는 이중 래치 클럭 LSSD.
  24. 제23항에 있어서, 제6 및 제8게이트수단이 클럭입력에 의해 클럭되며, 제5 및 제6게이트 수단이 B스캔 클럭에 의해 클럭되는 것을 특징으로 하는 이중 래치 클럭 LSSD.
  25. 제24항에 있어서, 제3노드를 스캔 출력에 결합시키는 제3인버터(46)와 스캔출력을 데이타출력에 결합시키는 제4인버터(48)를 부가적으로 구성함을 특징으로 하는 이중래치 클럭 LSSD.
  26. 제22항에 있어서, 종래치수단이 주래치출력과 제3노드(58) 사이에서 직렬로 결합된 제5 및 제6게이트수단(38,40)과 제3노드와 데이터 출력의 사이에서 평행하게 결합된 제7 및 제8게이트수단(42,44)으로 구성되며, 이때 제5 및 제6게이트수단은 B 스캔 클럭에 의해 클럭되며, 제3노들 스캔출력에 결합시키는 제3인버터(46)와 스캔 출력을 데이터 출력에 결합시키는 제4인버터(48)가 부가적으로 구성됨을 특징으로 하는 이중 래치 클럭 LSSD.
  27. 기능모드, 캡쳐모드 및 시프트모드 중의 어느 하나를 선정하고, 기능모드시 클럭펄스의 에지로 디지탈 집적회로의 저장요소를 클럭하고, 캡쳐모드시 클럭펄스의 레벨로 디지탈 집적회로의 저장요구 내로 데이터를 포획하며, 시프트 모드시 클럭 펄스의 레벨로 디지탈 집적회로의 저장요소를 통하여 데이터를 시프트시키는 것으로 이루어짐을 특징으로 하는 디지탈 집적회로의 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950705539A 1993-06-07 1994-04-22 이중 래치 클럭 레벨-민감성 스캔 디자인 및 그 제어방법 (dual latch clocked lssd and method) KR960703289A (ko)

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