KR970066799A - 리세트 신호 필터링 회로 - Google Patents

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Abstract

본 발명은 리세트 신호를 필터링하여 정해진 시간 보다 짧은 불완전한 리세트 신호를 제거하기 위한 리세트 신호 필터링 회로에 관한 것으로, 클럭 신호(CLK)와 리세트 신호(RESET)를 입력으로 인가되는 리세트 신호(RESET)가 상기 클럭 신호(CLK)의 일정 주기 이상 액티브 상태를 유지하는지를 검출하여 검출 신호(Q4)를 출력하는 리세트 신호 검출부(1), 및 상기 클럭 신호(CLK)와 리세트 신호 검출부(1)로부터 출력되는 검출 신호(Q4)를 이용하여 상기 클럭 신호(CLK)의 일정 주기 이상 액티브 상태를 유지하는 리세트 환원 신호(ORESET)를 발생하는 리세트 신호 환원부(2)로 구성된다.
따라서 본 발명은 최소한 5주기 이상의 시간 동안 액티브 상태를 유지하여 야만 프로세서가 정상적인 동작을 수행할 수 있도록 하여, 전원이나 주변 회로가 일시적으로 불안정하여 짧은 시간 동안 리세트 신호가 액티브되는 경우에 발생되는 오동작을 방지한다.

Description

리세트 신호 필터링 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 리세트 신호 필터링 회로의 구성도. 제2도는 제1도의 각 부분의 신호 파형도, 제3도는 액티브 상태를 유지하는 리세트 신호의 주기에 따른 제1도의 각 부분의 신호 파형도.

Claims (9)

  1. 클럭 신호(CLK)와 리세트 신호(RESET)를 입력으로 인가되는 리세트 신호(RESET)가 상기 클럭 신호(CLK)의 일정 주기 이상 액티브 상태를 유지하는지를 검출하여 검출 신호(Q4)를 출력하는 리세트 신호 검출부(1), 및 상기 클럭 신호(CLK)와 리세트 신호 검출부(1)로부터 출력되는 검출 신호(Q4)를 이용하여 상기 클럭 신호(CLK)의 일정 주기 이상 액티브 상태를 유지하는 리세트 환원 신호(ORESET)를 발생하는 리세트 신호 환원부(2)로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  2. 제1항에 있어서, 상기 리세트 신호 검출부(1)는 상기 리세트 신호(RESET)를 리세트 입력으로 하고 상기 클럭 신호(CLK)를 클럭 입력으로 하는 쉬프트 레지스터(18), 상기 쉬프트 레지스터(18)로부터 출력되는 제1출력 신호(Q3)를 반전시켜 상기 쉬프트 레지스터(18)의 데이타 입력으로 출력하는 제1인버터(14), 상기 쉬프트 레지스터(18)로부터 출력되는 제2출력 신호(Q1)를 반전시키는 제2인버터(15), 상기 제2인버터(15)로부터 출력되는 신호와 상기 쉬프트 레지스터(18)로부터 출력되는 제3출력 신호(Q2)를 논리곱하는 앤드 게이트(16), 및 상기 앤드 게이트(16)로부터 출력되는 신호를 입력으로 하고 상기 리세트 신호(RESET)를 리세트 입력으로 하여 상기 리세트 신호 환원부(2)로 검출 신호(Q4)를 출력하는 래치(17)로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  3. 제2항에 있어서, 상기 쉬프트 레지스터(18)는 직렬 연결되어 상기 리세트 신호(RESET)를 리세트 입력으로 하고 상기 클럭 신호(CLK)를 클럭 입력으로 하고 상기 제1인버터(14)로부터 출력되는 신호를 데이타 입력(D1)으로 하는 다수의 D플립플롭(11, 12, 13)으로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  4. 제3항에 있어서, 상기 리세트 신호 검출부(1)는 상기 클럭 신호(CLK)와 리세트 신호(RESET)를 입력으로 인가되는 리세트 신호(RESET)가 상기 클럭 신호(CLK)의 5주기 이상 액티브 상태를 유지하는지를 검출하여 검출 신호(Q4)를 출력함을 특징으로 하는 리세트 신호 필터링 회로.
  5. 제4항에 있어서, 상기 쉬프트 레지스터(18)는 직렬 연결된 3개의 D플립플롭(11, 12, 13)으로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  6. 제1항에 있어서, 상기 리세트 신호 환원부(2)는 상기 리세트 신호 검출부(1)로부터 출력되는 검출 신호(Q4)를 상기 클럭 신호(CLK)에 따라 쉬프트시키는 쉬프트 레지스터(27), 및 상기 쉬프트 레지스터(27)의 각 출력(Q5, Q6, Q7, Q8, Q9)을 입력으로 부정 논리합하여 리세트 환원 신호(ORESET)를 출력하는 노아 게이트(26)로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  7. 제6항에 있어서, 상기 쉬프트 레지스터(27)는 직렬 연결되어 상기 리세트 신호 검출부(1)로부터 출력되는 검출 신호(Q4)를 데이타 입력으로 하고 상기 클럭 신호(CLK)를 클럭 입력으로 하고 각각의 출력 신호(Q5, Q6, Q7, Q8, Q9)를 상기 노아 게이트(26)로 출력하는 다수의 D플립플롭(21,22,23,24,25)으로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
  8. 제7항에 있어서, 상기 리세트 신호 환원부(2)는 상기 클럭 신호(CLK)와 리세트 신호 검출부(1)로부터 출력되는 검출신호(Q4)를 이용하여 상기 클럭 신호(CLK)의 5주기 이상 액티브 상태를 유지하는 리세트 환원 신호(ORESET)를 발생함을 특징으로 하는 리세트 신호 필터링 회로.
  9. 제8항에 있어서, 상기 쉬프트 레지스터(27)는 직렬 연결된 5개의 D플립플롭(21, 22, 23, 24, 25)으로 구성됨을 특징으로 하는 리세트 신호 필터링 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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