KR20010068391A - 클럭 스트레칭 회로 - Google Patents
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Abstract
여기에 개시되는 클럭 스트레칭 회로는 소정 시간동안 메인 클럭 신호의 펄스 폭을 변형시켜 내부 클럭 신호를 발생한다. 이 클럭 스트레칭 회로는 제 1 주기 동안 상기 메인 클럭 신호를 제 1 레벨로 유지하기 위한 제 1 스트레칭 신호 또는 제 2 주기 동안 상기 메인 클럭 신호를 상기 제 1 레벨로 유지하기 위한 제 2 스트레칭 신호가 활성화되는 지를 감지하고, 감지 신호를 출력하는 로직 회로, 상기 메인 클럭 신호의 제 1 천이 시점에 상기 감지 신호를 래치하는 제 1 래치 수단, 상기 제 1 래치 수단으로부터 출력되는 감지 신호가 소정 시간동안 활성화 레벨을 유지할 때 상기 메인 클럭 신호의 제 2 천이 시점에 상기 활성화된 감지 신호를 래치하는 제 2 래치 수단, 그리고 상기 메인 클럭 신호를 상기 내부 클럭 신호로 출력하되, 상기 제 1 래치 수단으로부터 출력되는 감지 신호가 활성화 레벨인 동안 상기 내부 클럭 신호를 제 1 레벨로 유지하는 매스킹 로직 회로를 포함한다. 특히, 상기 로직 회로는, 상기 제 2 래치 수단으로부터 출력되는 신호가 활성화될 때 상기 감지 신호를 비활성화시킨다. 이러한 본 발명의 클럭 스트레칭 회로에서 발생되는 내부 클럭 신호는 글리치를 포함하지 않으므로 반도체 집적 회로의 안정된 동작이 보장된다.
Description
본 발명은 반도체 집적 회로 내부에서 사용되는 클럭 신호를 변형하는 회로에 관한 것으로, 좀 더 구체적으로는 메인 클럭 신호를 스트레칭하는 회로에 관한 것이다.
반도체 집적 회로에서 사용되는 메인 클럭 신호는 균일한 주파수를 갖는다. 그러나, 메인 클럭 신호의 좁은 펄스 폭을 규정된 시간 간격으로 늘이는 스트레칭(stretching)이 필요한 경우도 있다. 예를 들면, 액세스 시간이 오래 걸리는 외부 메모리 장치를 액세스하는 경우나 또는 내부 회로 블록 가운데 액세스 시간이 느린 블록을 액세스하는 경우 등이다.
이러한 클럭 스트레칭 회로는 메인 클럭 신호를 변형시키는데, 이 때 변형된 클럭 신호에 글리치(glitch; 클럭 신호의 최소 펄스 폭보다 좁은 펄스 폭을 갖는 신호)가 발생되면 칩이 오동작할 수 있다. 따라서, 클럭 스트레칭 회로를 설계하는데 있어서 변형된 클럭 신호에 글리치가 생기지 않도록 주의해야 한다.
따라서, 본 발명의 목적은 메인 클럭 신호를 스트레칭하여 안정된 내부 클럭 신호를 발생하는 클럭 스트레칭 회로를 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 클럭 스트레칭 회로를 상세히 보여주는 회로도
도 2는 도 1에 도시된 클럭 스트레칭 회로에서 메인 클럭 신호의 1 주기동안 로우 레벨을 유지하는 내부 클럭 신호를 발생하는 경우의 타이밍도; 그리고
도 3은 도 1에 도시된 클럭 스트레칭 회로에서 메인 클럭 신호의 2 주기동안 로우 레벨을 유지하는 내부 클럭 신호를 발생하는 경우의 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 로직 회로 12, 14, 34, 40 : 앤드 게이트
20 : 제 1 래치 회로 30 : 제 2 래치 회로
22, 32, 36 : D-플립플롭
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 소정 시간동안 메인 클럭 신호의 펄스 폭을 변형시켜 내부 클럭 신호를 발생하는 클럭 스트레칭 회로는: 제 1 주기 동안 상기 메인 클럭 신호를 제 1 레벨로 유지하기 위한 제 1 스트레칭 신호 또는 제 2 주기 동안 상기 메인 클럭 신호를 상기 제 1 레벨로 유지하기 위한 제 2 스트레칭 신호가 활성화되는 지를 감지하고, 감지 신호를 출력하는 로직 회로와; 상기 메인 클럭 신호의 제 1 천이 시점에 상기 감지 신호를 래치하는 제 1 래치 수단과; 상기 제 1 래치 수단으로부터 출력되는 감지신호가 소정 시간동안 활성화 레벨을 유지할 때 상기 메인 클럭 신호의 제 2 천이 시점에 상기 활성화된 감지 신호를 래치하는 제 2 래치 수단; 그리고 상기 메인 클럭 신호를 상기 내부 클럭 신호로 출력하되, 상기 제 1 래치 수단으로부터 출력되는 감지 신호가 활성화 레벨인 동안 상기 내부 클럭 신호를 제 1 레벨로 유지하는 매스킹 로직 회로를 포함하고, 상기 로직 회로는, 상기 제 2 래치 수단으로부터 출력되는 신호가 활성화될 때 상기 감지 신호를 비활성화시킨다.
바람직한 실시예에 있어서, 상기 로직 회로는, 상기 제 1 스트레칭 신호와 상기 제 2 스트레칭 신호의 반전된 신호를 받아들이는 제 1 앤드 게이트와; 상기 제 2 스트레칭 신호와 상기 제 2 래치 수단으로부터 출력되는 신호의 반전된 신호를 받아들이는 제 2 앤드 게이트; 그리고 상기 제 1 및 제 2 앤드 게이트들의 출력 신호를 받아들여 오아 연산하고 상기 감지 신호를 출력하는 오아 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 래치 수단은, 상기 메인 클럭 신호의 제 2 천이 시점에 상기 제 1 래치 수단으로부터 출력되는 신호를 래치하는 제 1 D-플립플롭과; 상기 D-플립플롭의 출력 신호와 상기 제 1 래치 수단으로부터 출력되는 신호를 앤드 연산하는 앤드 게이트; 그리고 상기 메인 클럭 신호의 제 2 천이 시점에 상기 앤드 게이트로부터 출력되는 신호를 래치하는 제 2 D-플립플롭을 포함한다.
(작용)
이와 같은 회로에 의해서, 메인 클럭 신호를 스트레칭해서 내부 클럭 신호를발생할 때 글리치가 발생되지 않으므로 안정된 동작을 수행하는 집적 회로를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 클럭 스트레칭 회로를 상세히 보여주는 회로도이다.
도 1을 참조하면, 제 1 및 제 2 스트레칭 신호들(S1, S2)에 응답하여 메인 클럭 신호(MCLK)의 펄스 폭을 변형시켜 내부 클럭 신호(ICLK)를 출력하는 상기 클럭 스트레칭 회로는 로직 회로(10), 제 1 래치 회로(20), 제 2 래치 회로(30) 그리고 매스킹(masking) 로직 회로(40)를 포함한다. 상기 로직 회로(10)는 두 개의 앤드 게이트들(12, 14)과 오아 게이트(16)를 포함한다. 상기 낸드 게이트(12)는 메인 클럭 신호(MCLK)의 1 주기 동안 상기 내부 클럭 신호(ICLK)를 로우 레벨로 유지하기 위한 제 1 스트레칭 신호(S1), 상기 제 2 래치 회로(30)로부터 출력되는 신호(OUT2)의 반전된 신호 그리고 상기 메인 클럭 신호(MCLK)의 2 주기 동안 상기 내부 클럭 신호(ICLK)를 로우 레벨로 유지하기 위한 제 2 스트레칭 신호(S2)의 반전된 신호를 받아들이는 앤드 게이트(12)와, 상기 제 2 스트레칭 신호(S2)와 상기 제 2 래치 회로(30)로부터 출력되는 신호(OUT2)의 반전된 신호를 받아들이는 앤드 게이트(140) 그리고 상기 앤드 게이트들(12, 14)의 출력 신호들을 받아들여 오아 연산하는 오아 게이트(16)를 포함한다.
상기 제 1 래치 회로(20)는 D-플립플롭(22)으로 구성된다. 상기 D-플립플롭(22)은 상기 메인 클럭 신호(MCLK)의 폴링 에지(falling edge)에 상기 오아 게이트(16)로부터 출력되는 신호를 래치하여 출력(OUT1)한다.
상기 제 2 래치 회로(30)는 D-플립플롭들(32, 36)과 앤드 게이트(34)로 구성된다. 상기 D-플립플롭(32)은 상기 메인 클럭 신호(MCLK)의 라이징 에지(rising edge)에 상기 제 1 래치 회로(20)로부터 출력되는 신호(OUT1)를 래치하여 출력(OUT2)한다. 상기 앤드 게이트(34)는 상기 D-플립플롭(32)으로부터 출력되는 신호(OUT2)와 상기 제 1 래치 회로(22)로부터 출력되는 신호를 받아들여 앤드 연산한다. 상기 D-플립플롭(36)은 상기 메인 클럭 신호(MCLK)의 라이징 에지에 상기 앤드 게이트(34)로부터 출력되는 신호를 래치하여 출력(OUT3)한다. 상기 D-플립플롭(32)으로부터 출력되는 신호(OUT2)는 상기 앤드 게이트(12)의 입력으로 제공되고, 상기 D-플립플롭(36)으로부터 출력되는 신호(OUT3)는 상기 앤드 게이트(14)의 입력으로 제공된다.
상기 앤드 게이트(40)는 상기 제 1 래치 회로(22)의 출력 신호(OUT1)의 반전된 신호와 상기 메인 클럭 신호(MCLK)를 받아들여 앤드 연산하고, 상기 내부 클럭 신호(ICLK)를 출력한다.
계속해서, 첨부된 도면 2 및 도 3을 참조하여 본 발명의 바람직한 실시예에 따른 클럭 스트레칭 회로의 동작이 설명된다.
우선, 도 2를 참조하여, 메인 클럭 신호의 1 주기 동안 로우 레벨을 유지하는 내부 클럭 신호를 출력하는 일 예가 설명된다. 초기에 상기 D-플립플롭들(22,32, 36)은 리셋되어 로우 레벨(논리 '0')의 신호를 출력한다. 따라서, 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)를 내부 클럭 신호(ICLK)로 그대로 출력한다.
상기 메인 클럭 신호(MCLK)의 1 주기 동안 로우 레벨을 유지하는 상기 내부 클럭 신호(ICLK)를 출력하기 위한 제 1 스트레칭 신호(S1)가 하이 레벨(논리 '1')로 활성화될 때, 상기 제 2 스트레칭 신호(S2)와 상기 D-플립플롭들(32, 36)로부터 출력되는 신호들(OUT2, OUT3)은 각각 로우 레벨이므로 상기 앤드 게이트(12)는 하이 레벨의 신호를 출력한다. 따라서, 상기 오아 게이트(16)도 하이 레벨의 신호를 출력한다. 상기 메인 클럭 신호(MCLK)가 하이 레벨에서 로우 레벨로 천이하는 시점(a)에 상기 제 1 래치 회로(20)는 상기 오아 게이트(16)의 출력 신호를 받아들여 하이 레벨의 신호를 출력(OUT1)한다. 상기 제 1 래치 회로(20)의 출력 신호(OUT1)가 하이 레벨로 천이함에 따라 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)의 상태 변화와 무관하게 로우 레벨의 신호를 출력한다. 계속해서, 상기 메인 클럭 신호(MCLK)가 로우 레벨에서 하이 레벨로 천이하는 시점(b)에 상기 D-플립플롭(32)은 하이 레벨의 신호(OUT2)를 출력한다. 이 하이 레벨의 신호(OUT2)는 상기 앤드 게이트(12)의 입력 신호로 제공되어서, 상기 앤드 게이트(12)는 로우 레벨의 신호를 그리고 상기 오아 게이트(16)는 로우 레벨의 신호를 출력한다. 따라서, 상기 제 1 래치 회로(20)는 상기 메인 클럭 신호(MCLK)가 하이 레벨에서 로우 레벨로 천이하는 시점(c)에 로우 레벨의 신호(OUT1)를 출력한다. 상기 제 1 래치 회로(20)로부터 출력되는 로우 레벨의 신호(OUT1)는 상기 앤드 게이트(40)로 제공되고, 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)를 상기 내부 클럭 신호(ICLK)로 출력한다. 계속해서, 상기 제 1 래치 회로(20)로부터 출력되는 로우 레벨의 신호(OUT1)를 받아들인 상기 D-플립플롭(32)은 클럭 신호(MCLK)가 로우 레벨에서 하이 레벨로 천이하는 시점(d)에 로우 레벨의 신호를 출력한다.
상술한 바와 같이, 본 발명의 클럭 스트레칭 회로는 제 1 스트레칭 신호(S1)에 응답하여 메인 클럭 신호(MCLK)의 1 주기(T1) 동안 로우 레벨의 상태를 유지하는 내부 클럭 신호(ICLK)를 발생한다.
계속해서, 도 3을 참조하여 메인 클럭 신호의 2 주기 동안 로우 레벨을 유지하는 내부 클럭 신호를 출력하는 다른 예가 설명된다. 초기에 상기 D-플립플롭들(22, 32, 36)은 리셋되어 로우 레벨(논리 '0')의 신호를 출력한다. 따라서, 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)를 내부 클럭 신호(ICLK)로 그대로 출력한다.
상기 메인 클럭 신호(MCLK)의 2 주기 동안 상기 내부 클럭 신호(ICLK)를 로우 레벨로 유지하기 위한 제 2 스트레칭 신호(S2)가 하이 레벨(논리 '1')로 활성화될 때, 상기 제 1 스트레칭 신호(S1)와 상기 D-플립플롭들(32, 36)로부터 출력되는 신호들(OUT2, OUT3)은 모두 로우 레벨이므로 상기 앤드 게이트(14)는 하이 레벨의 신호를 출력한다. 따라서, 상기 오아 게이트(16)도 하이 레벨의 신호를 출력한다. 상기 메인 클럭 신호(MCLK)가 하이 레벨에서 로우 레벨로 천이하는 시점(e)에 상기 제 1 래치 회로(20)는 상기 오아 게이트(16)의 출력 신호를 받아들여 하이 레벨의신호를 출력(OUT1)한다. 상기 제 1 래치 회로(20)의 출력 신호(OUT1)가 하이 레벨로 천이함에 따라 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)의 상태 변화와 무관하게 로우 레벨의 신호를 출력한다.
이어서, 상기 메인 클럭 신호(MCLK)가 로우 레벨에서 하이 레벨로 천이하는 시점(f)에 상기 D-플립플롭(32)은 하이 레벨의 신호(OUT2)를 출력한다. 상기 앤드 게이트(34)는 상기 제 1 래치 회로(20)와 상기 D-플립플롭(32)으로부터 출력되는 신호가 모두 하이 레벨일 때(즉, 상기 제 1 래치 수단으로부터 출력되는 신호(OUT1)가 소정 시간동안 하이 레벨일 때) 하이 레벨의 신호를 출력한다. 상기 제 2 D-플립플롭(36)은 상기 메인 클럭 신호(MCLK)가 다음 로우 레벨에서 하이 레벨로 천이하는 시점(h)에 상기 앤드 게이트(34)로부터 출력되는 신호를 출력(OUT3)한다. 이 하이 레벨의 신호(OUT3)는 상기 로직 회로(10) 내의 앤드 게이트(14)로 제공되어서 상기 앤드 게이트(14)는 로우 레벨의 신호를 출력하고, 상기 오아 게이트(16)는 로우 레벨의 신호를 출력한다. 따라서, 상기 메인 클럭 신호(MCLK)가 하이 레벨에서 로우 레벨로 천이하는 시점(i)에 상기 제 1 래치 회로(20)는 로우 레벨의 신호(OUT1)를 출력한다. 상기 제 1 래치 회로(20)가 로우 레벨의 신호(OUT1)를 출력함에 따라 상기 앤드 게이트(40)는 상기 메인 클럭 신호(MCLK)를 상기 내부 클럭 신호(ICLK)로 출력한다. 계속해서, 상기 D-플립플롭(32)은 상기 메인 클럭 신호(MCLK)가 로우 레벨에서 하이 레벨로 천이하는 시점(j)에 상기 제 1 래치 회로(20)로부터 출력되는 로우 레벨의 신호를 받아들여 이를 출력(OUT2)하고, 또한, 상기 제 2 D-플립플롭(36)은 로우 레벨의 신호(OUT3)를 출력한다.
상술한 바와 같이, 본 발명의 클럭 스트레칭 회로는 제 2 스트레칭 신호(S2)에 응답하여 메인 클럭 신호(MCLK)의 2 주기(T2) 동안 로우 레벨의 상태를 유지하는 내부 클럭 신호(ICLK)를 발생한다.
이러한 본 발명의 클럭 스트레칭 회로에서 발생되는 내부 클럭 신호(ICLK)는 글리치를 포함하지 않으므로 반도체 집적 회로의 안정된 동작이 보장된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 메인 클럭 신호를 스트레칭해서 내부 클럭 신호를 발생할 때 글리치가 발생되지 않으므로 반도체 집적 회로의 안정된 동작이 보장된다.
Claims (3)
- 소정 시간동안 메인 클럭 신호의 펄스 폭을 변형시켜 내부 클럭 신호를 발생하는 클럭 스트레칭 회로에 있어서:제 1 주기 동안 상기 메인 클럭 신호를 제 1 레벨로 유지하기 위한 제 1 스트레칭 신호 또는 제 2 주기 동안 상기 메인 클럭 신호를 상기 제 1 레벨로 유지하기 위한 제 2 스트레칭 신호가 활성화되는 지를 감지하고, 감지 신호를 출력하는 로직 회로와;상기 메인 클럭 신호의 제 1 천이 시점에 상기 감지 신호를 래치하는 제 1 래치 수단과;상기 제 1 래치 수단으로부터 출력되는 감지 신호가 소정 시간동안 활성화 레벨을 유지할 때 상기 메인 클럭 신호의 제 2 천이 시점에 상기 활성화된 감지 신호를 래치하는 제 2 래치 수단; 그리고상기 메인 클럭 신호를 상기 내부 클럭 신호로 출력하되, 상기 제 1 래치 수단으로부터 출력되는 감지 신호가 활성화 레벨인 동안 상기 내부 클럭 신호를 제 1 레벨로 유지하는 매스킹 로직 회로를 포함하고;상기 로직 회로는, 상기 제 2 래치 수단으로부터 출력되는 신호가 활성화될 때 상기 감지 신호를 비활성화시키는 것을 특징으로 하는 클럭 스트레칭 회로.
- 제 1 항에 있어서,상기 로직 회로는,상기 제 1 스트레칭 신호와 상기 제 2 스트레칭 신호의 반전된 신호를 받아들이는 제 1 앤드 게이트와;상기 제 2 스트레칭 신호와 상기 제 2 래치 수단으로부터 출력되는 신호의 반전된 신호를 받아들이는 제 2 앤드 게이트; 그리고상기 제 1 및 제 2 앤드 게이트들의 출력 신호를 받아들여 오아 연산하고 상기 감지 신호를 출력하는 오아 게이트를 포함하는 것을 특징으로 하는 클럭 스트레칭 회로.
- 제 1 항에 있어서,상기 제 2 래치 수단은,상기 메인 클럭 신호의 제 2 천이 시점에 상기 제 1 래치 수단으로부터 출력되는 신호를 래치하는 제 1 D-플립플롭과;상기 제 1 D-플립플롭의 출력 신호와 상기 제 1 래치 수단으로부터 출력되는 신호를 앤드 연산하는 앤드 게이트; 그리고상기 메인 클럭 신호의 제 2 천이 시점에 상기 앤드 게이트로부터 출력되는 신호를 래치하는 제 2 D-플립플롭을 포함하는 것을 특징으로 하는 클럭 스트레칭 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000000305A KR20010068391A (ko) | 2000-01-05 | 2000-01-05 | 클럭 스트레칭 회로 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020000000305A KR20010068391A (ko) | 2000-01-05 | 2000-01-05 | 클럭 스트레칭 회로 |
Publications (1)
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|---|---|
| KR20010068391A true KR20010068391A (ko) | 2001-07-23 |
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Family Applications (1)
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Country Status (1)
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| KR (1) | KR20010068391A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101022668B1 (ko) * | 2003-04-30 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자의 클럭발생기 |
-
2000
- 2000-01-05 KR KR1020000000305A patent/KR20010068391A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101022668B1 (ko) * | 2003-04-30 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자의 클럭발생기 |
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