KR100240664B1 - 반도체 메모리 장치의 어드레스 천이 검출회로 - Google Patents

반도체 메모리 장치의 어드레스 천이 검출회로 Download PDF

Info

Publication number
KR100240664B1
KR100240664B1 KR1019970010494A KR19970010494A KR100240664B1 KR 100240664 B1 KR100240664 B1 KR 100240664B1 KR 1019970010494 A KR1019970010494 A KR 1019970010494A KR 19970010494 A KR19970010494 A KR 19970010494A KR 100240664 B1 KR100240664 B1 KR 100240664B1
Authority
KR
South Korea
Prior art keywords
output
signal
address
delay
predetermined
Prior art date
Application number
KR1019970010494A
Other languages
English (en)
Other versions
KR19980074605A (ko
Inventor
유동렬
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970010494A priority Critical patent/KR100240664B1/ko
Publication of KR19980074605A publication Critical patent/KR19980074605A/ko
Application granted granted Critical
Publication of KR100240664B1 publication Critical patent/KR100240664B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 어드레스 상태 천이를 검출하여 소정 주기를 갖는 펄스 신호를 발생하는 반도체 메모리 장치의 어드레스 천이 검출회로(Address Transition Detection circuit)에 관한 것으로써, 외부 어드레스를 입력받아, 상기 외부 어드레스를 소정 시간 지연시킨 제 1 신호를 출력하는 지연수단과; 상기 지연수단으로부터 출력된 상기 제 1 신호를 래치하고 이를 출력하는 래치 수단과; 상기 래치 수단으로부터 출력되는 소정 신호의 위상을 반전시킨 제 1 출력신호를 출력하는 제 1 출력수단과; 상기 래치 수단으로부터 출력된 상기 소정 신호를 입력받아, 상기 제 1 출력신호와 위상이 반전된 제 2 출력신호를 출력하는 제 2 출력수단으로 이루어진 어드레스 버퍼를 구비한 반도체 메모리 장치의 어드레스 천이 검출회로에 있어서, 상기 어드레스 버퍼의 상기 제 2 출력수단으로부터 출력된 상기 제 2 출력신호를 입력받아, 상기 제 2 출력신호를 미리 예정된 시간 만큼 지연시킨 제 2 신호를 출력하는 지연부와; 상기 어드레스 버퍼의 상기 지연수단으로부터 출력된 상기 제 1 신호와 상기 지연부로부터 출력된 상기 제 2 신호를 입력받아 상기 두 신호들을 디코딩한 소정 펄스폭을 갖는 펄스신호를 출력하되, 미리 예정된 지연시간 동안 상기 제 1 및 제 2 신호들이 동일한 레벨로 천이할 경우 제 1 레벨의 상기 펄스신호를 출력하며 상기 제 1 및 제 2 신호들이 서로 다른 레벨로 천이할 경우 제 2 레벨의 상기 펄스신호를 출력하는 디코딩부를 포함한다.

Description

반도체 메모리 장치의 어드레스 천이 검출회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 어드레스 상태 천이를 검출하여 소정 주기를 갖는 펄스 신호를 발생하는 반도체 메모리 장치의 어드레스 천이 검출회로(Address Transition Detection circuit)에 관한 것이다.
ATD 회로는 반도체 회로로 입력되는 어드레스 천이를 검출하여 내부 회로에서 사용할 수 있는 마스터 신호를 발생시킨뒤 이를 이용하여 회로의 동작을 제어하는 회로구조이다. ATD 신호를 발생시키는 회로는 여러 가지가 제시되어있으나 대표적인 회로는 도 1에 도시된 회로와 같다. 도 1에 도시된 어드레스가 하이 레벨에서 로우 레벨로 천이하면 출력단 ATP는 auto-pulse가 발생하여 입력되는 어드레스가 천이하였다는 것을 감지할 수 있게 된다. 출력단 ATP 펄스는 여러 용도로 사용되며 특히, decoder precharge, IO line precharge and equalize, IO Sense Amp precharge, Datapath precharge, Dout buffer precharge, Write circuit control 등에 적용할 수 있다.
ATP의 출력단 펄스폭은 도 1에 도시된 회로의 지연 수단에 의해 결정되며, 지연이 길면 길수록 출력단 ATP의 펄스 폭도 늘어난다. 출력단 펄스폭이 너무 작으면 다른 주변회로들이 상기 출력단 펄스를 감지하기가 어려워지므로 어느 정도 이상의 펄스폭이 요구된다. 그러나, 종래 기술에 따른 ATD 회로는 지연수단을 통해 지연시간을 늘이기 위해서 로직 게이트 수를 늘이거나 RC로 이루어진 지연수단을 추가해야만 한다. 이로인해, ATD 회로로부터 출력되는 펄스의 폭을 늘이기 위해서는 상기 ATD 회로에 의해 점유되는 면적이 증가하여 고집적화에 어려움이 따른다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 회로 자체에 의해 점유되는 면적을 줄이기 위한 반도체 메모리 장치의 어드레스 천이 검출회로를 제공하는데 있다.
도 1에는 종래 기술에 따른 반도체 메모리 장치의 어드레스 천이 검출회로를 보여주는 회로도;
도 2는 본 발명에 따른 반도체 메모리 장치의 어드레스 천이 검출회로의 구성을 보여주는 블록도;
도 3은 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 어드레스 버퍼 220 : 지연부
240 : 디코딩부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 어드레스를 입력받아, 상기 외부 어드레스를 소정 시간 지연시킨 제 1 신호를 출력하는 지연수단과; 상기 지연수단으로부터 출력된 상기 제 1 신호를 래치하고 이를 출력하는 래치 수단과; 상기 래치 수단으로부터 출력되는 소정 신호의 위상을 반전시킨 제 1 출력신호를 출력하는 제 1 출력수단과; 상기 래치 수단으로부터 출력된 상기 소정 신호를 입력받아, 상기 제 1 출력신호와 위상이 반전된 제 2 출력신호를 출력하는 제 2 출력수단으로 이루어진 어드레스 버퍼를 구비한 반도체 메모리 장치의 어드레스 천이 검출회로에 있어서, 상기 어드레스 버퍼의 상기 제 2 출력수단으로부터 출력된 상기 제 2 출력신호를 입력받아, 상기 제 2 출력신호를 미리 예정된 시간 만큼 지연시킨 제 2 신호를 출력하는 지연부와; 상기 어드레스 버퍼의 상기 지연수단으로부터 출력된 상기 제 1 신호와 상기 지연부로부터 출력된 상기 제 2 신호를 입력받아 상기 두 신호들을 디코딩한 소정 펄스폭을 갖는 펄스신호를 출력하되, 미리 예정된 지연시간 동안 상기 제 1 및 제 2 신호들이 동일한 레벨로 천이할 경우 제 1 레벨의 상기 펄스신호를 출력하며 상기 제 1 및 제 2 신호들이 서로 다른 레벨로 천이할 경우 제 2 레벨의 상기 펄스신호를 출력하는 디코딩부를 포함한다.
이 실시예에 있어서, 상기 지연부는, 상기 어드레스 버퍼의 상기 제 2 출력수단과 상기 제 2 신호가 전달되는 제 1 도전경로 사이에 직렬 연결된 복수개의 인버터들로 이루어지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코딩부는 상기 지연수단으로부터 출력된 상기 제 1 신호가 전달되는 제 2 도전경로와 상기 제 1 도전경로에 각각 입력단자들이 연결된 제 1 낸드 게이트와; 상기 제 1 및 제 2 도전경로들에 각각 입력단자들이 연결된 OR 게이트와; 상기 제 1 낸드 게이트의 출력단자와 상기 OR 게이트의 출력단자에 각각 입력단자들이 연결된 제 2 낸드 게이트로 이루어지는 것을 특징으로 한다.
이와같은 회로에 의해서, 기존의 어드레스 버퍼 내부의 인버터 체인을 지연수단으로 이용함으로써 어드레스 천이 검출회로에 의해 점유되는 칩 면적을 줄일 수 있게 되었다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 어드레스 천이 검출회로는 외부 어드레스의 천이를 감지하기 위한 새로운 구조를 제안하는데 있다. 일반적으로, 반도체 메모리 장치에 사용되는 어드레스 버퍼(address buffer)는 외부 TTL 레벨의 신호를 입력받아 이를 CMOS 레벨의 신호로 발생시키기 위하여 여러단의 인버터 체인을 거치게 된다. 여러단의 인버터 체인중 임의의 노드 2개를 관찰하면 외부에서 어드레스가 천이할 때, 상기 두 노드의 논리 레벨이 일치하는 구간이 발생하게 된다. 따라서, 본 발명에 따른 어드레스 천이 검출회로는 상기 두 노드의 논리 레벨을 입력받아 상기 외부 어드레스가 천이하였음을 인식한다. 이로써, 상기 어드레스 천이 검출회로는 소정 펄스폭을 갖는 펄스신호를 출력한다. 이와같이, 본 발명에 따른 어드레스 천이 검출회로는 기존 어드레스 버퍼의 인버터 체인을 이용함으로써 원하는 펄스 폭을 얻기 위해 RC으로 이루어진 별도의 지연수단을 구비하지 않게 되었다. 결과적으로, 원하는 펄스 폭을 갖는 펄스신호를 얻기 위한 본 발명에 따른 어드레스 천이 검출회로는 어드레스 버퍼(100) 내의 인버터 체인을 이용함으로써 자체 회로에 의해 점유되는 회로 면적을 줄일 수 있게 되었다.
도 2에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 어드레스 천이 검출회로의 구성을 보여주는 블록도가 도시되어 있다.
본 발명에 따른 어드레스 천이 검출회로는, 도 2에 도시된 바와같이, TTL 레벨의 외부 어드레스를 입력받아 이를 CMOS 레벨의 어드레스로 출력하기 위한 어드레스 버퍼(100) 내부의 인버터 체인을 이용한 구조로 구현되었다. 먼저, 상기 어드레스 버퍼(100)는 지연수단(120), 래치수단(140), 그리고 제 1 및 제 2 출력수단들(160, 180)로 구성되어 있다. 상기 지연수단(120)은 외부 어드레스(AI)를 입력받아 이를 소정 시간 지연시킨 제 1 신호(V1)를 출력하며, 복수개의 MOS 트랜지스터들(M1 - M4)과 인버터(I1)로 이루어졌다. 상기 래치수단(140)은 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)를 래치하고 이를 출력하며, 각 입력단자를 각 출력단자로 하는 복수개의 인버터들(I2, I3)로 이루어졌다. 상기 제 1 출력수단(160)은 상기 래치 수단(140)으로부터 출력되는 소정 신호의 위상을 반전시킨 제 1 출력신호(CAI)를 출력하며, 인버터(I4)로 이루어졌다. 상기 제 2 출력수단(180)은 상기 래치 수단(140)으로부터 출력되는 소정 신호를 입력받아 상기 제 1 출력신호(CAI)와 위상이 반전된 제 2 출력신호(CAIB)를 출력하며, 복수개의 인버터들(I5, I6)로 이루어졌다.
본 발명에 따른 어드레스 천이 검출회로는 지연부(220)와 디코딩부(240)로 구성되어 있다. 상기 지연부(220)는 상기 어드레스 버퍼(100)의 상기 제 2 출력수단(180)으로부터 출력된 상기 제 2 출력신호(CAIB)를 입력받아 상기 제 2 출력신호(CAIB)를 미리 예정된 시간 만큼 지연시킨 제 2 신호(V2)를 출력한다. 즉, 상기 어드레스 버퍼(100) 내부의 제 2, 제 5, 그리고 제 6 인버터들(I2, I5, I6)로 이루어진 인버터 체인을 통해 소정 시간 지연된 신호를 입력받아 이를 이용하기 때문에 별도의 지연수단을 더 구비할 필요가 없다. 그리고, 상기 디코딩부(240)는 상기 어드레스 버퍼(100)의 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)와 상기 지연부(220)로부터 출력된 상기 제 2 신호(V2)를 입력받아 상기 두 신호들(V1, V2)을 디코딩한 소정 펄스폭을 갖는 펄스신호(ATPI)를 출력한다. 즉, 상기 제 1 및 제 2 신호들(V1, V2)이 동일한 레벨로 천이할 경우 제 1 레벨의 상기 펄스신호(ATPI)를 출력하며 상기 제 1 및 제 2 신호들(V1, V2)이 서로 다른 레벨로 천이할 경우 제 2 레벨의 상기 펄스신호(ATPI)를 출력한다. 상기 디코딩부(240)는 excusive-NOR로써 동작하기 때문에 상기 제 1 및 제 2 신호들(V1, V2)이 동일한 하이 레벨 또는 로우 레벨일 경우 이에 대응되는 하이 레벨 또는 로우 레벨의 펄스신호(ATPI)를 출력한다.
그리고, 상기 지연부(220)는 상기 어드레스 버퍼(100)의 상기 제 2 출력수단(180)의 출력단자와 상기 제 2 신호(V2)가 전달되는 제 1 도전경로(L1) 사이에 직렬 연결된 복수개의 인버터들(I7, I8)로 이루어졌다. 상기 디코딩부(240)는 제 1 및 제 2 낸드 게이트들(G1, G3)과 OR 게이트(G2)로 이루어졌다. 상기 제 1 낸드 게이트(G1)는 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)가 전달되는 제 2 도전경로(L2)와 상기 제 1 도전경로(L1)에 각각 입력단자들이 연결되어 있다. 상기 OR 게이트(G2)는 상기 제 1 및 제 2 도전경로들(L1, L2)에 각각 입력단자들이 연결되며, 상기 제 2 낸드 게이트(G3)는 상기 제 1 낸드 게이트(G1)의 출력단자와 상기 OR 게이트(G2)의 출력단자에 각각 입력단자들이 연결되어 있다.
도 3에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 도 2 내지 도 3을 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
본 발명의 어드레스 천이 검출회로는 인버터 회로에 있어서 출력신호가 바뀌는 과정에 반드시 입력단과 출력단의 신호가 중첩되는 부분이 있음을 이용한 것이다. 즉, 디코딩부(240)는 배타적-NOR 동작을 수행하며 제 1 도전경로(L1)와 제 2 도전경로(L2)를 통해 전달되는 제 2 및 제 1 신호들(V2, V1)을 입력으로 받아들인다. 여기서, 상기 제 2 신호(V2)는, 도 2에 도시된 바와같이, 상기 제 1 신호(V1)가 어드레스 버퍼(100) 및 지연부(220)의 인버터들(I2, I5, I6, I7, I8)을 통해 전달된 소정 시간(td2) 지연된 신호이다. 상기 제 1 신호(V1)가 로우 레벨(low level)에서 하이 레벨(high level)로 또는 하이 레벨에서 로우 레벨로 천이하면, 상기 제 2 신호(V2)는 인버터들(I2, I5, I6, I7, I8)의 지연을 거친 후 하이 레벨에서 로우 레벨로 또는 로우 레벨에서 하이 레벨로 천이한다. 따라서, 상기 인버터들(I2, I5, I6, I7, I8)을 걸치는 지연시간(td2) 동안, 상기 제 1 신호(V1)와 상기 제 2 신호(V2)가, 도 3에 도시된 바와같이, 논리 레벨이 동일한 구간이 발생하기 때문에 이를 입력받은 상기 디코딩부(240)로부터 소정 펄스 폭을 갖는 펄스신호(ATPI)가 상기 지연시간 동안 논리 '하이'를 유지하게 된다.
결국, 외부 어드레스(AI)가 하이 레벨에서 로우 레벨로 또는 로우 레벨에서 하이 레벨로 천이하면, 본 발명에 따른 어드레스 천이 검출회로(200)는 상기 외부 어드레스(AI)의 천이를 감지하여 펄스 신호(ATPI)의 논리 레벨을 상기 지연시간(td2) 동안 하이 레벨로 유지시킨다. 어드레스 천이 검출회로에 있어서, 펄스신호의 폭은 일정시간 유지되어야만 회로 동작에 사용할 수 있으므로 지연수단 내에 RC 지연을 추가하여 출력단 펄스 폭이 충분한 시간을 갖도록 설계하게 된다. 본 발명은 출력단 펄스를 발생시키기 위한 지연수단을 설계함에 있어 기존의 어드레스 버퍼 내의 인버터들(I2, I5, I6)을 이용하기 때문에 설계면적을 줄일 수 있게 되었다.
도 3에 도시된 바와같이, 외부 어드레스(AI)가 로우 레벨에서 하이 레벨로 천이하면 제 1 신호(V1)가 td1 시간 후에 로우 레벨에서 하이 레벨로 천이하고, 제 2 신호(V2)는 td2 시간 후에 하이 레벨에서 로우 레벨로 천이한다. 결국, 상기 td2 시간동안 상기 제 1 및 제 2 신호들(V1, V2)이 모두 논리 '하이'를 유지한다. 반대로 외부 어드레스(AI)가 하이 레벨에서 로우 레벨로 천이하면 상기 제 1 및 제 2 신호들(V1, V2)은 모두 논리 '로우'기 때문에 펄스신호(ATPI)는 논리 '하이'를 유지한다. 따라서, 외부 어드레스(AI)가 천이할 때마다 상기 펄스신호(ATPI)가 일정시간 논리 '하이'로 유지되는 어드레스 천이 검출 동작을 수행하게 된다.
그리고, 도 2에서 제 1 신호(V1)와 제 2 신호(V2) 사이의 지연을 이루는 인버터 개수가 홀수개이면 펄스신호(ATPI)는 어드레스 천이시 로우 레벨에서 하이 레벨로 다시 로우 레벨(L→H→L)로 이루어지는 포지티브 오토 펄스(positive auto-pulse)로 발생된다. 그러나, 상기 제 1 신호(V1)와 상기 제 2 신호(V2) 사이의 지연을 이루는 인버터 개수가 짝수개이면 상기 펄스신호(ATPI)는 어드레스 천이시 하이 레벨에서 로우 레벨로 다시 하이 레벨(H→L→H)로 이루어지는 네거티브 오토 펄스(negative auto-pulse)로 발생되기 때문에 어드레스 천이(address transition)를 검출하게 된다.
상기한 바와같이, 원하는 펄스 폭을 갖는 어드레스 천이 검출신호를 얻기 위해 기존의 어드레스 버퍼 내부의 인버터 체인을 이용한 어드레스 천이 검출회로를 구현하였다. 이로써, 어드레스 천이 검출회로에 의해 점유되는 회로 면적을 줄이줄 수 있게 되었다.

Claims (3)

  1. 외부 어드레스(AI)를 입력받아, 상기 외부 어드레스(AI)를 소정 시간 지연시킨 제 1 신호(V1)를 출력하는 지연수단(120)과; 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)를 래치하고 이를 출력하는 래치 수단(140)과; 상기 래치 수단(140)으로부터 출력되는 소정 신호의 위상을 반전시킨 제 1 출력신호(CAI)를 출력하는 제 1 출력수단(160)과; 상기 래치 수단(140)으로부터 출력된 상기 소정 신호를 입력받아, 상기 제 1 출력신호(CAI)와 위상이 반전된 제 2 출력신호(CAIB)를 출력하는 제 2 출력수단(180)으로 이루어진 어드레스 버퍼(100)를 구비한 반도체 메모리 장치의 어드레스 천이 검출회로에 있어서,
    상기 어드레스 버퍼(100)의 상기 제 2 출력수단(180)으로부터 출력된 상기 제 2 출력신호(CAIB)를 입력받아, 상기 제 2 출력신호(CAIB)를 미리 예정된 시간 만큼 지연시킨 제 2 신호(V2)를 출력하는 지연부(220)와;
    상기 어드레스 버퍼(100)의 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)와 상기 지연부(220)로부터 출력된 상기 제 2 신호(V2)를 입력받아 상기 두 신호들(V1, V2)을 디코딩한 소정 펄스폭을 갖는 펄스신호(ATPI)를 출력하되,
    미리 예정된 지연시간 동안 상기 제 1 및 제 2 신호들(V1, V2)이 동일한 레벨로 천이할 경우 제 1 레벨의 상기 펄스신호(ATPI)를 출력하며 상기 제 1 및 제 2 신호들(V1, V2)이 서로 다른 레벨로 천이할 경우 제 2 레벨의 상기 펄스신호(ATPI)를 출력하는 디코딩부(240)를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
  2. 제 1 항에 있어서,
    상기 지연부(220)는, 상기 어드레스 버퍼(100)의 상기 제 2 출력수단(180)과 상기 제 2 신호(V2)가 전달되는 제 1 도전경로(L1) 사이에 직렬 연결된 복수개의 인버터들(I7, I8)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
  3. 제 1 항에 있어서,
    상기 디코딩부(240)는, 상기 지연수단(120)으로부터 출력된 상기 제 1 신호(V1)가 전달되는 제 2 도전경로(L2)와 상기 제 1 도전경로(L1)에 각각 입력단자들이 연결된 제 1 낸드 게이트(G1)와; 상기 제 1 및 제 2 도전경로들(L1, L2)에 각각 입력단자들이 연결된 OR 게이트(G2)와; 상기 제 1 낸드 게이트(G1)의 출력단자와 상기 OR 게이트(G2)의 출력단자에 각각 입력단자들이 연결된 제 2 낸드 게이트(G3)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 천이 검출회로.
KR1019970010494A 1997-03-26 1997-03-26 반도체 메모리 장치의 어드레스 천이 검출회로 KR100240664B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970010494A KR100240664B1 (ko) 1997-03-26 1997-03-26 반도체 메모리 장치의 어드레스 천이 검출회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970010494A KR100240664B1 (ko) 1997-03-26 1997-03-26 반도체 메모리 장치의 어드레스 천이 검출회로

Publications (2)

Publication Number Publication Date
KR19980074605A KR19980074605A (ko) 1998-11-05
KR100240664B1 true KR100240664B1 (ko) 2000-01-15

Family

ID=19500798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970010494A KR100240664B1 (ko) 1997-03-26 1997-03-26 반도체 메모리 장치의 어드레스 천이 검출회로

Country Status (1)

Country Link
KR (1) KR100240664B1 (ko)

Also Published As

Publication number Publication date
KR19980074605A (ko) 1998-11-05

Similar Documents

Publication Publication Date Title
US6060916A (en) Operation controller for a semiconductor memory device
US7408482B2 (en) Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same
US5295117A (en) Semiconductor memory device and method for controlling an output buffer utilizing an address transition detector
US3971960A (en) Flip-flop false output rejection circuit
CN114678056A (zh) 一种信号采样电路以及半导体存储器
US7157930B2 (en) Scan flip flop, semiconductor device, and production method of semiconductor device
US5073872A (en) Data output control circuit for semiconductor storage device
US6781919B2 (en) Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
KR100278923B1 (ko) 초고속 순차 컬럼 디코더
KR100240664B1 (ko) 반도체 메모리 장치의 어드레스 천이 검출회로
JP3109986B2 (ja) 信号遷移検出回路
US6232798B1 (en) Self-resetting circuit timing correction
KR100479819B1 (ko) 신호천이검출장치
KR100576472B1 (ko) 어드레스 래치회로
JP3206737B2 (ja) ラッチ回路
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
KR20010045945A (ko) 반도체 메모리의 어드레스 천이 검출 회로
KR100608383B1 (ko) 신호 검출 회로
KR0164396B1 (ko) 반도체 메모리 장치의 클럭에지 검출회로
US6038177A (en) Data pipeline interrupt scheme for preventing data disturbances
KR100210845B1 (ko) 클럭 위상 검출 회로
KR100710643B1 (ko) 반도체 메모리의 전류 감소 회로
KR0146531B1 (ko) 반도체 메모리장치
KR100245080B1 (ko) 디 플립-플롭 회로
KR200298537Y1 (ko) 클럭 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071001

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee