KR970022675A - 슬립모드 제어회로 - Google Patents

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KR970022675A
KR970022675A KR1019950034874A KR19950034874A KR970022675A KR 970022675 A KR970022675 A KR 970022675A KR 1019950034874 A KR1019950034874 A KR 1019950034874A KR 19950034874 A KR19950034874 A KR 19950034874A KR 970022675 A KR970022675 A KR 970022675A
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김광호
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Abstract

이 발명은 시스템클럭을 발생하는 클럭발생기, 제1클럭을 수신하는 중앙처리부 및 프라치아지 신호를 수신하는 메모리부를 갖는 시스템에 있어서, 소비전류를 줄이기 위한 슬립모드 제어회로에 관한 것이다.
이 발명의 구성은 슬립제어신호(Sleep)를 처리하기 위한 입력수단 ; 상기 입력수단으로부터 출력된 신호에 의해 제1클럭(CLK1)을 하이논리값 또는 로우논리값으로 묶거나 리셋신호(RST)에 의해 상기 슬립 기능을 정지시키는 클럭발생수단 ; 슬립모드 해제신호(Wakeup)와 리셋신호(RST)를 통해서 상기 제어수단을 리셋하여 슬립기능을 해제하기 위한 슬립모드 해제수단 ; 버퍼와 프리차아지발생회로(PCG)로 구성된 출력수단으로 이루어진다.
이 발명의 효과는, 사용하고 있지 않은 CPU부의 클럭이나 메모리부의 프리차아지신호(Precharge)를 동적전류가 아닌 정적전류에 의해 작용하도록 하기 위해서 상기 상태 이전의 상태논리값, 즉 다시 말하면 하이논리값이면 하이논리값, 로우논리값이면 로우논리값으로 강제로 묶어서 고정시키게 되면 상기 클럭을 사용하고 있는 집적회로의 소비전류를 줄일 수 있다. 결국 사용하고 있지 않은 외부클럭을 슬립모드 제어회로에 의해 하이논리값이나 로우논리값으로 강제로 묶게되면 CPU부나 메모리부의 회로내의 소비전류가 줄어들게 되고, 따라서 회로 전체의 소비 전력도 줄어들게 되므로 회로의 안정성과 신뢰성을 향상시키는 효과를 제공할 수 있는 것이다.

Description

슬립모드 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 실시예에 따른 슬립모드 제어회로와 주변회로와의 관계를 나타낸 전체회로의 구성도이고, 제2도는 이 발명의 실시예에 따른 슬립모드 제어회로의 구성도이다.

Claims (4)

  1. 시스템클럭을 발생하는 클럭발생기, 제1클럭을 수신하는 중앙처리부 및 프리차아지 신호를 수신하는 메모리부를 갖는 시스템에 있어서, 상기의 시스템클럭 및 슬립제어신호를 수신하여 상기의 슬립제어신호가 하이논리값일 때, 상기의 시스템클럭에 동기되어 하이논리값을, 상기의 슬립제어신호가 로우논리값일 때 상기의 시스템클럭에 동기되지 않고 바로 로우논리값을 갖는 슬립신호를 출력하는 입력수단 ; 상기의 슬립신호가 하이논리값일 때 상기의 시스템클럭에 동기되어 하이 또는 로우논리값으로 고정된 데이타를 출력하고, 상기의 슬립신호가 로우논리값일 때, 상기의 시스템클럭을 출력하는 제1클럭을 발생하는 클럭발생수단 ; 상기의 제1클럭을 수신하여 상기의 제1클럭이 고정된 데이타를 가지면 하이 또는 로우논리값으로 고정된 데이타를 출력하고, 상기의 제1클럭이 시스템 클럭인 경우 상기의 메모리부의 프리차아지 신호를 발생하는 프리차아지 발생회로 ; 및 슬립모드 해제신호 및 리셋 신호를 수신하여 상기의 슬립모드 해제신호가 하이논리값이거나 상기의 리셋신호가 로우논리값일 때, 상기의 1클럭은 상기의 시스템클럭과 같도록 해주는 제1리셋신호를 출력하는 슬립모드 해제수단을 구비한 것을 특징으로 하는 슬립모드 제어회로.
  2. 제1항에 있어서, 상기의 입력수단은 입력단, 클럭단, 출력단 및 리셋단을 가진 제1플립플롭과 제1, 제2입력 및 출력을 갖는 제1논리곱회로로 구성되어, 상기의 제1플립플롭의 입력단 및 제1논리곱회로의 제1입력은 상기의 슬립제어신호에 연결되고, 상기의 제1플립플롭의 리셋단은 상기의 리셋신호에 연결되고, 상기의 제1플립플롭의 출력단은 상기의 제1논리곱회로와 제2입력에 연결되어 슬립신호를 출력하는 것을 특징으로 하는 슬립모드 제어회로.
  3. 제1항에 있어서, 상기의 슬립모드 해제수단은 입력단, 클럭단, 출력단 및 리셋단을 가진 제2플립플롭과 제1, 제2입력 및 출력을 갖는 제2, 제3논리곱회로들로 구성되어, 상기의 제2플립플롭의 입력단은 상기의 슬립모드 해제신호에 연결되고, 상기의 제2플립플롭의 클럭단은 상기의 시스템클럭에 연결되고, 상기의 제2논리곱회로의 제1입력은 상기의 슬립제어신호에 연결되고 제2입력은 상기의 리셋신호에 연결되며, 상기의 제2플립플롭의 리셋단 및 제3논리곱회로의 제1입력은 상기의 제2논리곱회로의 출력에 연결되고, 상기의 제3논리곱회로의 제2입력은 상기의 제2플립플롭의 출력단에 연결되어 제1리셋신호를 출력하는 것을 특징으로 하는 슬립모드 제어회로.
  4. 상기의 제1항에 있어서, 상기의 클럭발생수단은 입력단, 클럭단, 출력단 및 리셋단을 거진 제3플립플롭과 제1, 제2입력 및 출력을 갖는 논리합회로로 구성되어, 상기의 제3플립플롭의 입력단은 상기의 슬립신호에 연결되고, 클럭단은 상기의 시스템클럭에 연결되고, 리셋단은 상기의 제1리셋 신호에 연결되고, 출력단은 상기의 논리합회로의 제1입력에 연결되고, 상기의 논리합회로의 제2입력은 상기의 시스템클럭에 연결되어 제1클럭을 출력하는 것을 특징으로 하는 슬립모드 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950034874A 1995-10-11 1995-10-11 슬립모드 제어회로 KR0163889B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420116B1 (ko) * 2000-08-31 2004-03-02 삼성전자주식회사 저전력 소모 씨디엠에이 모뎀 칩 설계를 위한 프로세서클럭 발생 회로 및 클럭 발생 방법

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