JP2007041774A - 半導体集積回路の基本セル及びそのレイアウト方法 - Google Patents

半導体集積回路の基本セル及びそのレイアウト方法 Download PDF

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Abstract

【課題】 従来、配置配線後のレイアウトデータにおいて、電圧降下（ＩＲ−ＤＲＯＰ）の緩和のために容量セル挿入を行っているが、ＤＲＯＰしている論理セルに容量セルを近接配置できないため、十分なＤＲＯＰ抑制効果が得られず、再度の配置配線処理が必要となってしまう。
【解決手段】 論理セル４０３に加えて電源配線４０１とグランド配線４０２との間に１つ又は複数の容量セル４０６，４０７，４０８を備えた基本セル４００等を予め論理合成セルライブラリとして用意しておき、論理合成又はレイアウト設計段階で挿入することで、一律のＤＲＯＰ抑制効果を得る。
【選択図】 図４

Description

本発明は、半導体集積回路において、低電圧駆動、長大配線及びトランジスタの同時スイッチングに起因する電圧降下（以下、ＩＲ−ＤＲＯＰ、又は単にＤＲＯＰという。）の低減方法に関するものである。
近年、プロセスシュリンクに伴う微細化プロセスにおいて、長大配線による配線抵抗の増大、電源電圧の低電圧化、及び回路規模の増大、同期設計によるトランジスタの同時スイッチング、高速動作による消費電力の増加によって、ＬＳＩ内部回路の電源電圧に対する電圧降下の割合が増大し、電圧降下に伴うタイミング変動により誤動作を引き起こすＩＲ−ＤＲＯＰ現象が顕著に発生している。
この問題を解決するために、従来は、半導体集積回路のレイアウト工程によりセルの配置や配線の生成が終了しているレイアウトに関して、基板上の電源配線とグラウンド配線とのパターンに容量を接続している。
しかしながら、従来の容量セルの配置は、レイアウトが生成された後に電源配線及びグランド配線に実施するものであり、レイアウトの修正無しに電源ノイズ源となっている電源変動の大きい場所に容量を配置することができないという問題点があった。
この問題を解決するために、半導体集積回路のレイアウトを生成する前に電源変動の大きいトランジスタ等の素子を検出し、その素子の電源に容量を配置して効率的に電源ノイズ成分を吸収する方法、ノイズの発生源であるセルそのものに容量セルを内蔵させて確実にノイズの発生源に配置する方法が提案されている（特許文献１参照）。
特開２００１−３５１９８５号公報
しかしながら、上記従来の容量セルの配置方法には、レイアウトを生成する前にＮ個以上のファンアウトを有する回路を抽出するステップ、あるいはテストパターンに基づいて所定の時間幅における信号の状態が変化した回数を求め、所定の回数を超えて変化した素子を抽出するステップが必要となり、複雑なアルゴリズムと複雑な設計フローとなっている。
上記課題を解決するため、本発明は、予め論理セルと１つ又は複数の容量セルとを備えた基本セルや、互いに接続されていない複数の論理セルを備えた基本セルを用意することとしたものである。
本発明によれば、基本セルに内蔵された容量セルや、ある論理セルに対して非接続の内蔵論理セルが持つ容量が、バイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
まず、図１〜図１３を参照して、本発明の実施形態に係る基本セルを説明する。
図１は、本発明の第１の実施形態に係る基本セルのレイアウト図である。図１に示す基本セル１００は、電源配線１０１と、グランド配線１０２と、論理セル１０３と、論理セル１０３の入力端子１０４と、論理セル１０３の出力端子１０５と、電源配線１０１とグランド配線１０２に接続された容量セル１０６，１０７，１０８とから構成される。
図１において、論理セル１０３に供給される電源配線１０１とグランド配線１０２との間に容量セル１０６，１０７，１０８を有し、論理セル１０３に隣接する左右に配置することにより、これらがバイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
図２は、本発明の第２の実施形態に係る基本セルのレイアウト図である。図２に示す基本セル２００は、電源配線２０１と、グランド配線２０２と、論理セル２０３と、論理セル２０３の入力端子２０４と、論理セル２０３の出力端子２０５と、論理セル２０６と、論理セル２０６の入力端子２０７と、論理セル２０６の出力端子２０８と、論理セル２０９と、論理セル２０９の入力端子２１０と、論理セル２０９の出力端子２１１と、論理セル２１２と、論理セル２１２の入力端子２１３と、論理セル２１２の出力端子２１４とから構成される。
図２において、論理セル２０３に隣接する左右に、互いに接続されていない論理セル２０６，２０９，２１２を配置することにより、これらの論理セルが持つ容量がバイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
また、論理セル２０６，２０９，２１２をリペアセルとして用いることが可能であり、機能修正によるタイミング変動を最小限に抑えることができる。
図３は、本発明の第３の実施形態に係る基本セルのレイアウト図である。図３に示す基本セル３００は、電源配線３０１と、グランド配線３０２と、論理セル３０３と、論理セル３０３の入力端子３０４と、論理セル３０３の出力端子３０５と、論理セル３０６と、論理セル３０６の入力端子３０７と、論理セル３０６の出力端子３０８と、論理セル３０９と、論理セル３０９の入力端子３１０と、論理セル３０９の出力端子３１１と、電源配線３０１とグランド配線３０２に接続された容量セル３１２とから構成される。
図３において、論理セル３０３に隣接する左右に、互いに接続されていない論理セル３０６，３０９及び電源配線３０１とグランド配線３０２との間に容量セル３１２を配置することにより、これらがバイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
また、基本セル３０６，３０９をリペアセルとして用いることが可能であり、機能修正によるタイミング変動を最小限に抑えることができる。
図４は、本発明の第４の実施形態に係る基本セルのレイアウト図である。図４に示す基本セル４００は、電源配線４０１と、グランド配線４０２と、論理セル４０３と、論理セル４０３の入力端子４０４と、論理セル４０３の出力端子４０５と、電源配線４０１とグランド配線４０２に接続された容量セル４０６，４０７，４０８とから構成される。
図４において、論理セル４０３に供給される電源配線４０１とグランド配線４０２との間に容量セル４０６，４０７，４０８を有し、論理セル４０３に隣接する上下に配置することにより、これらがバイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
図５は、本発明の第５の実施形態に係る基本セルのレイアウト図である。図５に示す基本セル５００は、電源配線５０１と、グランド配線５０２と、論理セル５０３と、論理セル５０３の入力端子５０４と、論理セル５０３の出力端子５０５と、論理セル５０６と、論理セル５０６の入力端子５０７と、論理セル５０６の出力端子５０８と、論理セル５０９と、論理セル５０９の入力端子５１０と、論理セル５０９の出力端子５１１と、論理セル５１２と、論理セル５１２の入力端子５１３と、論理セル５１２の出力端子５１４とから構成される。
図５において、論理セル５０３に隣接する上下に論理セル５０６，５０９，５１２を配置することにより、これらの論理セルが持つ容量が、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
また、論理セル５０６，５０９，５１２をリペアセルとして用いることにより、機能修正によるタイミング変動を最小限に抑えることができる。
図６は、本発明の第６の実施形態に係る基本セルのレイアウト図である。図６に示す基本セル６００は、電源配線６０１と、グランド配線６０２と、論理セル６０３と、論理セル６０３の入力端子６０４と、論理セル６０３の出力端子６０５と、論理セル６０６と、論理セル６０６の入力端子６０７と、論理セル６０６の出力端子６０８と、論理セル６０９と、論理セル６０９の入力端子６１０と、論理セル６０９の出力端子６１１と、電源配線６０１とグランド配線６０２に接続された容量セル６１２とから構成される。
図６において、論理セル６０３に隣接する上下に論理セル６０６，６０９及び電源配線６０１とグランド配線６０２との間に容量セル６１２を配置することにより、これらがバイパスコンデンサとして作用し、電圧降下に対しては放電作用、電圧上昇に対しては充電作用として働き、過渡電圧が平均化される。これにより、ＤＲＯＰを抑制したい基本セルに対して、バイパスコンデンサを最短距離で配置できることから、ＤＲＯＰによる電圧変動の低減を実現できる。
また、論理セル６０６，６０９をリペアセルとして用いることが可能であり、機能修正によるタイミング変動を最小限に抑えることができる。
図７は、本発明の第７の実施形態に係る基本セルのレイアウト図である。図７に示す基本セル７００は、電源配線７０１と、グランド配線７０２と、論理セル７０３と、論理セル７０３の入力端子７０４と、論理セル７０３の出力端子７０５と、電源配線７０１とグランド配線７０２に接続された容量セル７０６，７０７，７０８と、論理セル７０３の出力信号配線にある抵抗セル７０９とから構成される。
図７において、論理セル７０３の出力信号配線に抵抗セル７０９を配置することにより、出力信号配線に接続された抵抗セル７０９と寄生容量とが、出力信号に対するローパスフィルタとして作用し、他の論理セルとの同時スイッチング時に発生する過渡的な電圧変動による電源バウンス・グランドバウンスの低減を実現できる。
図８は、本発明の第８の実施形態に係る基本セルのレイアウト図である。図８に示す基本セル８００は、電源配線８０１と、グランド配線８０２と、論理セル８０３と、論理セル８０３の入力端子８０４と、論理セル８０３の出力端子８０５と、電源配線８０１とグランド配線８０２に接続された容量セル８０６，８０７，８０８と、論理セル８０３の出力信号配線とグランド配線８０２との間にある容量セル８０９とから構成される。
図８において、論理セル８０３の出力信号配線とグランド配線８０２との間にある容量セル８０９と出力信号配線の抵抗とが、出力信号に対するローパスフィルタとして作用し、論理セルの同時スイッチング時に発生する過渡的な電圧変動による電源バウンス・グランドバウンスの低減を実現できる。
図９は、本発明の第９の実施形態に係る基本セルのレイアウト図である。図９に示す基本セル９００は、電源配線９０１と、グランド配線９０２と、論理セル９０３と、論理セル９０３の入力端子９０４と、論理セル９０３の出力端子９０５と、電源配線９０１とグランド配線９０２に接続された容量セル９０６，９０７，９０８と、論理セル９０３の出力信号配線にある抵抗セル９０９と、論理セル９０３の出力信号配線とグランド配線９０２との間にある容量セル９１０とから構成される。
図９において、論理セル９０３の出力信号配線に抵抗セル９０９と、論理セル９０３の出力信号配線とグランド配線９０２との間にある容量セル９１０とが、出力信号に対するローパスフィルタとして作用し、論理セルの同時スイッチング時に発生する過渡的な電圧変動による電源バウンス・グランドバウンスの低減を実現できる。
図１０は、本発明の第１０の実施形態に係る基本セルのレイアウト図である。図１０に示す基本セル１０００は、電源配線１００１と、グランド配線１００２と、論理セル１００３と、論理セル１００３の入力端子１００４と、論理セル１００３の出力端子１００５と、電源配線１００１とグランド配線１００２に接続された容量セル１００６，１００７，１００８とから構成される。
図１０において、論理セル１００３は図１に示す論理セル１０３と入出力端子の配置位置が異なることから、配線混雑を考慮した最適な入出力端子位置を有する基本セルを選択することにより、配線収束性の向上が可能となる。
図１１は、本発明の第１１の実施形態に係る基本セルのレイアウト図である。図１１に示す基本セル１１００は、電源配線１１０１と、グランド配線１１０２と、論理セル１１０３と、論理セル１１０３の入力端子１１０４と、論理セル１１０３の出力端子１１０５と、電源配線１１０１とグランド配線１１０２に接続された容量セル１１０６，１１０７，１１０８とから構成される。
図１１において、論理セル１１０３は図４に示す論理セル４０３と配置位置が異なることから、ＤＲＯＰを考慮した最適な論理セル配置位置を有する基本セルを選択することにより、ＤＲＯＰによる電圧変動の低減を実現できる。
図１２は、本発明の第１２の実施形態に係る基本セルのレイアウト図である。図１２に示す基本セル１２００は、電源配線１２０１と、グランド配線１２０２と、論理セル１２０３と、論理セル１２０３の入力端子１２０４と、論理セル１２０３の出力端子１２０５と、電源配線１２０１とグランド配線１２０２に接続された容量セル１２０６，１２０７，１２０８とから構成される。
図１２において、論理セル１２０３は図４に示す論理セル４０３と配置位置が異なり、入力端子１２０４、出力端子１２０５は図４に示す入力端子４０４、出力端子４０５と配置位置が異なることから、配線混雑を考慮した最適な入出力端子位置及びＤＲＯＰを考慮した論理セル配置位置を有する基本セルを選択することにより、配線収束性の向上及びＤＲＯＰによる電圧変動の低減を実現できる。
図１３は、本発明の第１３の実施形態に係る基本セルのレイアウト図である。図１３に示す基本セル１３００は、電源配線１３０１と、グランド配線１３０２と、論理セル１３０３と、論理セル１３０３の入力端子１３０４と、論理セル１３０３の出力端子１３０５と、電源配線１３０１とグランド配線１３０２に接続された容量セル１３０６，１３０７，１３０８とから構成される。
図１３において、論理セル１３０３は図１に示す論理セル１０３とセルサイズ、入出力端子位置が同じで、駆動能力が異なることから、配置配線処理することなくＤＲＯＰ量に対応した基本セルへの変更が可能となる。
なお、図７〜図１３において、電源配線とグランド配線との間に接続された容量セルを、互いに接続されていない論理セルとすることによりリペアセルとして使用することもできる。
次に、図１〜図１３の基本セルを利用した半導体集積回路の設計方法を、図１４〜図１６を参照して説明する。
図１４は、本発明の半導体集積回路の設計フローチャートである。機能記述１４０１と、論理合成セルライブラリ１４０２と、論理合成制約１４０３と、基本セル配置処理１４０４と、配線混雑度算出処理１４０５と、基本セル変更処理１４０６と、ＣＴＳ挿入処理１４０７と、基本セルカウント処理１４０８と、基本セル再配置処理１４０９と、配線処理１４１０と、ＩＲ−ＤＲＯＰ解析１４１１と、再配置配線変更処理１４１２と、ＳＴＡ処理１４１３とから構成される。
図１４において、予め、通常の基本セルと図１〜図１３に示す基本セルとを論理合成セルライブラリ１４０２として登録する。機能記述１４０１としてクロック生成モジュールなどをブロックとして記述し、論理合成制約１４０３で図１〜図１３に示す基本セルを指定して論理合成を行い、レイアウトネットリストを得る。また、論理合成制約１４０３で通常の基本セルを使用禁止指定して論理合成を行うことでも、レイアウトネットリストを得る。このようにレイアウトネットリストを作成する論理合成の過程において、図１〜図１３に示す基本セルを予め論理合成セルライブラリ１４０２として用意することにより、論理合成段階及びレイアウト配置段階で予めＤＲＯＰによる電圧変動を低減する基本セルを選択することが可能となる。
レイアウトネットリストは基本セル配置処理１４０４により、接続性及びタイミングを考慮して配置される。基本セルの配置結果から配線混雑度算出処理１４０５により配線混雑度を算出し、基本セル変更処理１４０６により、配線混雑度に応じて基本セルを入出力端子位置の異なる図１０又は図１２の基本セルに変更する。これにより、配線収束性の向上を実現できる。基本セル変更後のフリップフロップ（ＦＦ）の配置状態に対して、ＣＴＳ挿入処理１４０７にてファンアウト制限及びスキュー調整を行う。
図１５（ａ）はＣＴＳ挿入後の配置結果を示す基本セル配置図である。図１〜図１３の基本セル１５０１と、基本セルの列１５０２である。基本セルへの電源供給が同じ列ごとの図１〜図１３の基本セルの数を基本セルカウント１４０８で算出し、基本セル再配置処理１４０９により基本セルの列ごとの図１〜図１３の基本セル数が図１５（ｂ）のように平均化を行い、配線処理１４１０で配線する。これにより局所的なＤＲＯＰを低減することができる。
配置配線後のＩＲ−ＤＲＯＰ解析１４１１を行い、ＤＲＯＰ量が大きな基本セルを抽出した場合には、図１〜図１３の基本セルの中で容量が大きい基本セル、又は駆動能力の小さな基本セルへ変更し、基本セル再配置配線処理１４１２で配線後、ＳＴＡ１４１３でタイミング解析を行う。これにより、予めＤＲＯＰ対策が必要なクロックラインに容量セルを近接配置可能となる。
図１６は、図１４の変形例を示している。図１６は、機能記述１６０１と、論理合成セルライブラリ１６０２と、論理合成制約１６０３と、基本セル配置処理１６０４と、配線混雑度算出処理１６０５と、基本セル変更処理１６０６と、カウントＣＴＳ挿入処理１６０７と、配線処理１６０８とから構成される。
図１６において、基本セルのカウントＣＴＳ挿入処理１６０７にて、基本セル配置処理１６０４で基本セルを配置後、基本セルの列ごとの図１〜図１３の基本セルの数を考慮し、図１〜図１３の基本セルをＣＴＳ挿入する際に、平均化して配置する。これにより、基本セル配置後に行うＣＴＳ用バッファ追加の最適配置が可能となり、配置配線処理を実行することなく、局所的なＤＲＯＰを低減することが可能となる。
なお、図１〜図１３においては、基本セル内の論理セルをインバータとして図示しているが、これは説明の簡略化のためであり、バッファやＡＮＤやＯＲやＦＦなど論理セル全般を指すものである。
また、図２及び図５では基本セル内に論理セルを４つ、図３及び図６では基本セル内に論理セルを３つ、それぞれ図示しているが、論理セル数を特に限定するものではなく、基本セル面積とＤＲＯＰ効果による柔軟な構成が考えられる。
本発明は、半導体集積回路の論理合成段階及びレイアウト段階において、予めＤＲＯＰ低減のための配置最適化が可能であることを特徴とし、微細化プロセスであるほど電圧変動の低減に効果的である。
本発明の第１の実施形態に係る基本セルのレイアウト図である。 本発明の第２の実施形態に係る基本セルのレイアウト図である。 本発明の第３の実施形態に係る基本セルのレイアウト図である。 本発明の第４の実施形態に係る基本セルのレイアウト図である。 本発明の第５の実施形態に係る基本セルのレイアウト図である。 本発明の第６の実施形態に係る基本セルのレイアウト図である。 本発明の第７の実施形態に係る基本セルのレイアウト図である。 本発明の第８の実施形態に係る基本セルのレイアウト図である。 本発明の第９の実施形態に係る基本セルのレイアウト図である。 本発明の第１０の実施形態に係る基本セルのレイアウト図である。 本発明の第１１の実施形態に係る基本セルのレイアウト図である。 本発明の第１２の実施形態に係る基本セルのレイアウト図である。 本発明の第１３の実施形態に係る基本セルのレイアウト図である。 図１〜図１３の基本セルを利用した半導体集積回路の設計方法を示すフローチャートである。 図１４におけるＣＴＳ挿入後の配置結果と基本セル数の平均化処理の結果とを示す基本セル配置図である。 図１４の変形例を示すフローチャートである。
符号の説明
１００ 基本セル
１０１ 電源配線
１０２ グランド配線
１０３ 論理セル
１０４ 入力端子
１０５ 出力端子
１０６〜１０８ 容量セル
２０６，２０９，２１２ 論理セル
７０９ 抵抗セル
８０９ 容量セル

Claims (18)

  1. 予め用意された複数の基本セルを組み合わせて作る半導体集積回路における基本セルの１つであって、
    前記基本セルは１以上の論理セルを備えており、
    前記論理セルに接続された電源配線とグランド配線との間に１つ又は複数の容量セルを備えたことを特徴とする基本セル。
  2. 予め用意された複数の基本セルを組み合わせて作る半導体集積回路における基本セルの１つであって、
    前記基本セルは複数の論理セルを備えており、
    前記複数の論理セル同士が接続されていないことを特徴とする基本セル。
  3. 請求項１記載の基本セルにおいて、
    前記基本セルが複数の論理セルを備え、
    前記複数の論理セル同士がいずれも互いに接続されていないことを特徴とする基本セル。
  4. 請求項１記載の基本セルにおいて、
    前記論理セルに接続された電源配線又はグランド配線のいずれか一方が、隣接する論理セルと共通ではないことを特徴とする基本セル。
  5. 請求項２記載の基本セルにおいて、
    前記論理セルに接続された電源配線又はグランド配線のいずれか一方が、隣接する論理セルと共通ではないことを特徴とする基本セル。
  6. 請求項３記載の基本セルにおいて、
    前記論理セルに接続された電源配線又はグランド配線のいずれか一方が、隣接する論理セルと共通ではないことを特徴とする基本セル。
  7. 請求項１〜６のいずれか１項に記載の基本セルにおいて、
    前記論理セルの出力信号配線に抵抗セルを有することを特徴とする基本セル。
  8. 請求項１〜６のいずれか１項に記載の基本セルにおいて、
    前記基本セルの出力信号配線とグランド配線との間に容量セルを有することを特徴とする基本セル。
  9. 請求項１〜６のいずれか１項に記載の基本セルにおいて、
    前記基本セルの出力信号配線とグランド配線との間に容量セルを有し、かつ前記基本セルの出力信号配線に抵抗セルを有することを特徴とする基本セル。
  10. 請求項１〜９のいずれか１項に記載の基本セルにおいて、
    前記基本セルの入出力端子の配置位置が他の基本セルと異なることを特徴とする基本セル。
  11. 請求項１〜９のいずれか１項に記載の基本セルにおいて、
    前記基本セルの論理セル配置位置が他の基本セルと異なることを特徴とする基本セル。
  12. 請求項１〜９のいずれか１項に記載の基本セルにおいて、
    前記基本セルの入出力端子の配置位置及び論理セル配置位置が他の基本セルと異なることを特徴とする基本セル。
  13. 請求項１〜１２に記載の基本セルにおいて、
    前記論理セルの駆動能力が他の基本セルと異なることを特徴とする基本セル。
  14. レイアウトネットリストを作成する論理合成の過程において、
    請求項１〜１３のいずれか１項に記載の基本セルを、予め論理合成セルライブラリとして用意することを特徴とする論理合成方法。
  15. レイアウトによる基本セル配置の過程において、
    請求項１〜１３のいずれか１項に記載の基本セルを配置する基本セル配置工程と、
    前記基本セルの配置結果から配線混雑度を算出する配線混雑度算出工程と、
    前記配線混雑度から前記基本セルを入出力端子位置の異なる請求項１０又は１２に記載の基本セルに変更する基本セル変更工程とを有することを特徴とする基本セルのレイアウト方法。
  16. レイアウトによる基本セル配置後の過程において、
    基幹電源から分岐した共通の電源が供給される基本セルの列に配置されている請求項１〜１３のいずれか１項に記載の基本セルの数を算出する基本セルカウント工程と、
    前記基本セルの列に配置されている前記基本セルの数を平均化させる基本セル配置平均化工程とを有することを特徴とする基本セルのレイアウト方法。
  17. レイアウトによる基本セル配置後の過程において、
    基幹電源から分岐した共通の電源が供給される基本セルの列に配置されている請求項１〜１３のいずれか１項に記載の第１の基本セルの数を算出する第１の基本セルカウント工程と、
    前記基本セルの列に第２の基本セルを追加する基本セル追加工程と、
    前記第２の基本セルの数を算出する第２の基本セルカウント工程と、
    前記第１の基本セルの数及び前記第２の基本セルの数に応じて、前記基本セルの列に配置される前記第２の基本セルの数を平均化させる基本セル配置平均化工程とを有することを特徴とする基本セルのレイアウト方法。
  18. 電圧降下解析の過程において、
    配置配線後の基本セルの電圧降下量を判別する電圧降下判別工程と、
    前記電圧降下量に応じて前記基本セルの変更を行う基本セル変更工程と、
    前記基本セル変更後の配置及び配線処理を行う配置配線工程とを有することを特徴とする基本セルのレイアウト方法。
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JP2014511576A (ja) * 2011-03-01 2014-05-15 クアルコム，インコーポレイテッド 半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック

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* Cited by examiner, † Cited by third party
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US8614571B2 (en) * 2011-11-18 2013-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for on-chip sampling of dynamic IR voltage drop

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025856A (ja) * 2000-07-06 2002-01-25 Nec Corp 積層コンデンサ及び半導体装置並びに電子回路基板
JP2006086331A (ja) * 2004-09-16 2006-03-30 Matsushita Electric Ind Co Ltd 標準セル及びこれを備えた半導体集積回路並びに標準セルのレイアウト作成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291361B2 (en) 2008-09-09 2012-10-16 Renesas Electronics Corporation System and method for supporting layout design of semiconductor integrated circuit
JP2014511576A (ja) * 2011-03-01 2014-05-15 クアルコム，インコーポレイテッド 半導体ダイコア領域におけるｒ−ｃクランプ回路の分散型ビルディングブロック

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