JP2001351985A - 半導体集積回路のレイアウト方法および設計システム - Google Patents
半導体集積回路のレイアウト方法および設計システムInfo
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- JP2001351985A JP2001351985A JP2000381448A JP2000381448A JP2001351985A JP 2001351985 A JP2001351985 A JP 2001351985A JP 2000381448 A JP2000381448 A JP 2000381448A JP 2000381448 A JP2000381448 A JP 2000381448A JP 2001351985 A JP2001351985 A JP 2001351985A
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Abstract
(57)【要約】
【課題】電源ノイズを効率よく抑制するための半導体集
積回路のレイアウト方法および設計システムを提供す
る。 【解決手段】トランジスタサイズ情報を有する論理1つ
に対して、バイパスコンデンサのないもの、バイパスコ
ンデンサ容量を有するもの、さらにバイパスコンデンサ
容量が大きいもの3種類のセルライブラリを準備する。
トグル率の大きい論理はバイパスコンデンサ容量が大き
いセルライブラリを使用し、トグル率の小さい論理はバ
イパスコンデンサ容量が小さいセルライブラリを使用す
る。 【効果】あらかじめ電源変動の大きいセルの電源にバイ
パスコンデンサを配置することができ、効率よくノイズ
を抑制することができる。
積回路のレイアウト方法および設計システムを提供す
る。 【解決手段】トランジスタサイズ情報を有する論理1つ
に対して、バイパスコンデンサのないもの、バイパスコ
ンデンサ容量を有するもの、さらにバイパスコンデンサ
容量が大きいもの3種類のセルライブラリを準備する。
トグル率の大きい論理はバイパスコンデンサ容量が大き
いセルライブラリを使用し、トグル率の小さい論理はバ
イパスコンデンサ容量が小さいセルライブラリを使用す
る。 【効果】あらかじめ電源変動の大きいセルの電源にバイ
パスコンデンサを配置することができ、効率よくノイズ
を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法および設計システムに関するものであ
る。
レイアウト方法および設計システムに関するものであ
る。
【０００２】
【従来の技術】従来の半導体集積回路におけるノイズ対
策として電源配線とグラウンド配線の間にコンデンサを
配置する方法について特願平11-10010号に記載されたも
のが知られている。
策として電源配線とグラウンド配線の間にコンデンサを
配置する方法について特願平11-10010号に記載されたも
のが知られている。
【０００３】図６は従来のコンデンサを配置するフロー
チャートを示しており、以下に各ステップごとに内容を
説明する。
チャートを示しており、以下に各ステップごとに内容を
説明する。
【０００４】ステップST11にてグランド配線に基板コン
タクトを有するレイアウトを生成する。
タクトを有するレイアウトを生成する。
【０００５】次にステップST12にて半導体集積回路のデ
ザインルールを取り込み、電源配線の抽出を行う。
ザインルールを取り込み、電源配線の抽出を行う。
【０００６】ステップST13にてデザインルールによりコ
ンデンサを配置する為のテクノロジの算出を行う。
ンデンサを配置する為のテクノロジの算出を行う。
【０００７】ステップST14にてステップST13で算出した
テクノロジに基づき電源配線間にコンデンサの配置を行
う。
テクノロジに基づき電源配線間にコンデンサの配置を行
う。
【０００８】図７は従来のコンデンサを配置したレイア
ウトで、15は半導体基板、9はグランド配線、8は電源配
線、10はポリシリコン電極であり、容量絶縁膜及び電極
により構成されるコンデンサを有しており、16の回路ブ
ロックに電源を供給している。17は自動レイアウト装置
により自動生成された回路ブロックである。
ウトで、15は半導体基板、9はグランド配線、8は電源配
線、10はポリシリコン電極であり、容量絶縁膜及び電極
により構成されるコンデンサを有しており、16の回路ブ
ロックに電源を供給している。17は自動レイアウト装置
により自動生成された回路ブロックである。
【０００９】従来は、半導体集積回路のレイアウト工程
によりセルの配置や配線の生成が終了しているレイアウ
トに関して、基板上の電源配線とグラウンド配線パター
ンにコンデンサを接続している。
によりセルの配置や配線の生成が終了しているレイアウ
トに関して、基板上の電源配線とグラウンド配線パター
ンにコンデンサを接続している。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
バイパスコンデンサの配置は、レイアウトが生成された
後に電源配線およびグランド配線に実施するものであっ
たため、レイアウトの修正無しに電源ノイズ源となって
いる電源変動の大きい場所にコンデンサを配置すること
ができないという問題点があった。
バイパスコンデンサの配置は、レイアウトが生成された
後に電源配線およびグランド配線に実施するものであっ
たため、レイアウトの修正無しに電源ノイズ源となって
いる電源変動の大きい場所にコンデンサを配置すること
ができないという問題点があった。
【００１１】本発明は、このような問題点を解決するも
ので、半導体集積回路のレイアウトを生成する前に電源
変動の大きいトランジスタ等の素子を検出し、その素子
の電源にコンデンサを配置し、効率的に電源ノイズ成分
を吸収する半導体集積回路のレイアウト方法および設計
システムを提供することを目的とする。
ので、半導体集積回路のレイアウトを生成する前に電源
変動の大きいトランジスタ等の素子を検出し、その素子
の電源にコンデンサを配置し、効率的に電源ノイズ成分
を吸収する半導体集積回路のレイアウト方法および設計
システムを提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の半導体集
積回路のレイアウト方法は、自動的に半導体集積回路の
レイアウトを生成する方法であって、半導体集積回路情
報からファンイン・ファンアウトチェックによりＮ個以
上のファンアウトを有する回路を抽出する第１のステッ
プと、この第１のステップにより抽出されたデータを前
記半導体集積回路情報に追加する第２のステップと、こ
の第２のステップに基づいて生成された回路情報より自
動レイアウトを実施する第３のステップと、前記半導体
集積回路のレイアウトの電源配線に自動的にバイパスコ
ンデンサを生成する第４のステップを含むものである。
積回路のレイアウト方法は、自動的に半導体集積回路の
レイアウトを生成する方法であって、半導体集積回路情
報からファンイン・ファンアウトチェックによりＮ個以
上のファンアウトを有する回路を抽出する第１のステッ
プと、この第１のステップにより抽出されたデータを前
記半導体集積回路情報に追加する第２のステップと、こ
の第２のステップに基づいて生成された回路情報より自
動レイアウトを実施する第３のステップと、前記半導体
集積回路のレイアウトの電源配線に自動的にバイパスコ
ンデンサを生成する第４のステップを含むものである。
【００１３】請求項１記載の半導体集積回路のレイアウ
ト方法によれば、レイアウト生成前にデザインルールか
らファンイン・ファンアウトチェックを実施するステッ
プと、Ｎ以上のファンアウトの素子を抽出し、抽出した
素子にコンデンサを配置するステップを有するため、半
導体集積回路のレイアウトを生成する前に電源変動の大
きいトランジスタ等の素子を検出でき、その素子の電源
にコンデンサを配置して効率的に電源ノイズ成分を吸収
することができる。
ト方法によれば、レイアウト生成前にデザインルールか
らファンイン・ファンアウトチェックを実施するステッ
プと、Ｎ以上のファンアウトの素子を抽出し、抽出した
素子にコンデンサを配置するステップを有するため、半
導体集積回路のレイアウトを生成する前に電源変動の大
きいトランジスタ等の素子を検出でき、その素子の電源
にコンデンサを配置して効率的に電源ノイズ成分を吸収
することができる。
【００１４】請求項２記載の半導体集積回路のレイアウ
ト方法は、自動的に半導体集積回路のレイアウトを生成
する方法であって、ある指定されたテストパターンに基
づいて所定の時間幅における信号の状態が変化した回数
を求め所定の回数を超えて変化した素子を抽出し、前記
抽出された素子にコンデンサを配置した回路情報を生成
する第１のステップと、この第１のステップに基づいて
生成された回路情報より自動レイアウトを実施する第２
のステップと、前記半導体集積回路のレイアウトの電源
配線に自動的にバイパスコンデンサを配置する第３のス
テップを含むものである。
ト方法は、自動的に半導体集積回路のレイアウトを生成
する方法であって、ある指定されたテストパターンに基
づいて所定の時間幅における信号の状態が変化した回数
を求め所定の回数を超えて変化した素子を抽出し、前記
抽出された素子にコンデンサを配置した回路情報を生成
する第１のステップと、この第１のステップに基づいて
生成された回路情報より自動レイアウトを実施する第２
のステップと、前記半導体集積回路のレイアウトの電源
配線に自動的にバイパスコンデンサを配置する第３のス
テップを含むものである。
【００１５】請求項２記載の半導体集積回路のレイアウ
ト方法によれば、請求項１と同様な効果がある。
ト方法によれば、請求項１と同様な効果がある。
【００１６】請求項３記載の半導体集積回路の設計シス
テムは、トランジスタサイズ情報を有する論理セルライ
ブラリを用いた半導体集積回路を設計する設計システム
であって、前記論理セルライブラリ１つに対して複数の
バイパスコンデンサ情報を有する論理セルライブラリを
用いて、前記トランジスタサイズ情報を有する論理セル
を、その論理セルのトグル率に応じて前記複数のバイパ
スコンデンサ情報のうちから１つを選択して、前記バイ
パスコンデンサ情報を有する論理セルで置き換えること
を特徴とするものである。
テムは、トランジスタサイズ情報を有する論理セルライ
ブラリを用いた半導体集積回路を設計する設計システム
であって、前記論理セルライブラリ１つに対して複数の
バイパスコンデンサ情報を有する論理セルライブラリを
用いて、前記トランジスタサイズ情報を有する論理セル
を、その論理セルのトグル率に応じて前記複数のバイパ
スコンデンサ情報のうちから１つを選択して、前記バイ
パスコンデンサ情報を有する論理セルで置き換えること
を特徴とするものである。
【００１７】請求項３記載の半導体集積回路の設計シス
テムによれば、ノイズの発生源であるセルそのものにバ
イパスコンデンサを内蔵しているので確実にノイズの発
生源にバイパスコンデンサを置くことができる。また、
トグル率に応じてバイパスコンデンサの容量を選択する
ので、電流消費に最適なバイパスコンデンサ容量値を実
現できる。
テムによれば、ノイズの発生源であるセルそのものにバ
イパスコンデンサを内蔵しているので確実にノイズの発
生源にバイパスコンデンサを置くことができる。また、
トグル率に応じてバイパスコンデンサの容量を選択する
ので、電流消費に最適なバイパスコンデンサ容量値を実
現できる。
【００１８】請求項４記載の半導体集積回路のレイアウ
ト方法は、バイパスコンデンサ容量の大きいレイアウト
セルをグループ化するステップと、バイパスコンデンサ
容量の小さいレイアウトセルをクループ化するステップ
と、バイパスコンデンサのないレイアウトセルをグルー
プ化するステップと、バイパスコンデンサ容量が大きい
レイアウトセルの横幅の合計を算出するステップと、バ
イパスコンデンサ容量が小さいレイアウトセルの横幅の
合計を算出するステップと、バイパスコンデンサのない
レイアウトセルの横幅の合計を算出するステップと、前
記横幅の合計を用いてバイパスコンデンサ容量が大きい
レイアウトセルのグループを配置する領域の形状と位置
とを算出して電源配線の近くに置くようにするステップ
と、前記横幅の合計を用いてバイパスコンデンサ容量が
小さいレイアウトセルのグループを配置する領域の形状
と位置とを算出して前記横幅の合計を用いてバイパスコ
ンデンサ容量が大きい前記レイアウトセルのグループの
次に前記電源配線の近くに置くようにするステップと、
前記横幅の合計を用いてバイパスコンデンサのないレイ
アウトセルのグループを配置する領域の形状と位置とを
算出して前記電源配線から最も遠くなるようにするステ
ップとを含むものである。
ト方法は、バイパスコンデンサ容量の大きいレイアウト
セルをグループ化するステップと、バイパスコンデンサ
容量の小さいレイアウトセルをクループ化するステップ
と、バイパスコンデンサのないレイアウトセルをグルー
プ化するステップと、バイパスコンデンサ容量が大きい
レイアウトセルの横幅の合計を算出するステップと、バ
イパスコンデンサ容量が小さいレイアウトセルの横幅の
合計を算出するステップと、バイパスコンデンサのない
レイアウトセルの横幅の合計を算出するステップと、前
記横幅の合計を用いてバイパスコンデンサ容量が大きい
レイアウトセルのグループを配置する領域の形状と位置
とを算出して電源配線の近くに置くようにするステップ
と、前記横幅の合計を用いてバイパスコンデンサ容量が
小さいレイアウトセルのグループを配置する領域の形状
と位置とを算出して前記横幅の合計を用いてバイパスコ
ンデンサ容量が大きい前記レイアウトセルのグループの
次に前記電源配線の近くに置くようにするステップと、
前記横幅の合計を用いてバイパスコンデンサのないレイ
アウトセルのグループを配置する領域の形状と位置とを
算出して前記電源配線から最も遠くなるようにするステ
ップとを含むものである。
【００１９】請求項４記載の半導体集積回路のレイアウ
ト方法によれば、バイパスコンデンサ容量の大きなセル
すなわち電源電流の消費が大きなセルほど電源幹線に近
く配置されるため、電流が流れることによる電源配線の
電圧降下を最小限にして電源ノイズを抑えることができ
る。
ト方法によれば、バイパスコンデンサ容量の大きなセル
すなわち電源電流の消費が大きなセルほど電源幹線に近
く配置されるため、電流が流れることによる電源配線の
電圧降下を最小限にして電源ノイズを抑えることができ
る。
【００２０】請求項５記載の半導体集積回路のレイアウ
ト方法は、バイパスコンデンサ情報を有するレイアウト
セルライブラリを用いて、ブロック外へ出力するレイア
ウトセルであってバイパスコンデンサ容量が大きいもの
を抽出するステップと、このステップにより抽出した前
記レイアウトセルの出力負荷を抽出するステップと、前
記出力負荷に見合った出力能力を算出するステップと、
前記レイアウトセルのトランジスタサイズが前記出力能
力より大きい場合前記バイパスコンデンサ容量が小さい
レイアウトセルで置き換えるステップとを含むものであ
る。
ト方法は、バイパスコンデンサ情報を有するレイアウト
セルライブラリを用いて、ブロック外へ出力するレイア
ウトセルであってバイパスコンデンサ容量が大きいもの
を抽出するステップと、このステップにより抽出した前
記レイアウトセルの出力負荷を抽出するステップと、前
記出力負荷に見合った出力能力を算出するステップと、
前記レイアウトセルのトランジスタサイズが前記出力能
力より大きい場合前記バイパスコンデンサ容量が小さい
レイアウトセルで置き換えるステップとを含むものであ
る。
【００２１】請求項５記載の半導体集積回路のレイアウ
ト方法によれば、ブロック間に跨る出力セルを見直すこ
とで、不要なバイパスコンデンサを削減でき、レイアウ
ト面積の最適化が達成される。
ト方法によれば、ブロック間に跨る出力セルを見直すこ
とで、不要なバイパスコンデンサを削減でき、レイアウ
ト面積の最適化が達成される。
【００２２】
【発明の実施の形態】（実施の形態１）本発明の第１の
実施の形態の半導体集積回路のレイアウト方法について
説明する。
実施の形態の半導体集積回路のレイアウト方法について
説明する。
【００２３】図１は半導体集積回路の設計工程における
バイパスコンデンサ配置の手順を示すフローチャートで
ある。以下、図１のフローチャートに沿って半導体集積
回路のレイアウトにコンデンサを配置する工程を説明す
る。
バイパスコンデンサ配置の手順を示すフローチャートで
ある。以下、図１のフローチャートに沿って半導体集積
回路のレイアウトにコンデンサを配置する工程を説明す
る。
【００２４】まず、ステップST1 にてゲートレベルの回
路情報を生成する。次にステップST２〜ST５で、電源配
線および回路ブロック内にバイパスコンデンサを生成す
る。このとき、ステップST7 のデザインルールによりフ
ァンアウトをステップST2 にて算出し、その結果をステ
ップST3 に取り込みコンデンサを有する回路情報を生成
する。次に生成された回路情報からステップST4 で半導
体のレイアウトを自動レイアウトツールを用いて生成し
た後、ステップST5で電源配線にコンデンサを生成し、
最終的にステップST6 で回路ブロック内のファンアウト
の大きい素子と、電源配線にコンデンサが配置された半
導体のレイアウトを生成する。
路情報を生成する。次にステップST２〜ST５で、電源配
線および回路ブロック内にバイパスコンデンサを生成す
る。このとき、ステップST7 のデザインルールによりフ
ァンアウトをステップST2 にて算出し、その結果をステ
ップST3 に取り込みコンデンサを有する回路情報を生成
する。次に生成された回路情報からステップST4 で半導
体のレイアウトを自動レイアウトツールを用いて生成し
た後、ステップST5で電源配線にコンデンサを生成し、
最終的にステップST6 で回路ブロック内のファンアウト
の大きい素子と、電源配線にコンデンサが配置された半
導体のレイアウトを生成する。
【００２５】ステップST2 にて半導体集積回路のゲート
レベル情報を取り込み、この回路情報に基づいて、各素
子の出力端子が他の素子の入力端子に何本接続されてい
るのかをステップST7 のデザインルールを用いて算出す
る。
レベル情報を取り込み、この回路情報に基づいて、各素
子の出力端子が他の素子の入力端子に何本接続されてい
るのかをステップST7 のデザインルールを用いて算出す
る。
【００２６】ステップST3 で、ステップST2 で算出した
データよりＮ以上のファンアウトを有する素子に関し
て、ステップST8 よりコンデンサを有する素子データを
入力して、コンデンサを有する素子のデータへ置換し、
コンデンサを有する回路情報を生成する。
データよりＮ以上のファンアウトを有する素子に関し
て、ステップST8 よりコンデンサを有する素子データを
入力して、コンデンサを有する素子のデータへ置換し、
コンデンサを有する回路情報を生成する。
【００２７】図２は、上記ステップで算出された素子に
コンデンサを配置した回路図である。
コンデンサを配置した回路図である。
【００２８】１は抽出された素子、２は抽出された素子
に接続されている素子、３は電源配線、４はグランド配
線、５はコンデンサであり、６は抽出された素子にコン
デンサを配置した素子枠である。電源配線３とグランド
配線４より素子１に電源が供給されている。図３は上記
回路に接続するコンデンサのレイアウト図であり、7は
コンデンサのセル枠、8は電源配線、9はグランド配線、
10はポリシリコン電極、11はp型の拡散層、12はn型の拡
散層でありMOSトランジスタと同じ構成をとる。そのた
め、自動レイアウトツールで配置する素子のセル枠と共
通に扱うことができ、素子とコンデンサを接合が容易に
行えるようになっている。また、図4は素子にコンデン
サを配置したレイアウトであり、13は抽出された素子の
レイアウト、14はコンデンサを配置した状態で１つのセ
ルとして扱えるようにしてある。
に接続されている素子、３は電源配線、４はグランド配
線、５はコンデンサであり、６は抽出された素子にコン
デンサを配置した素子枠である。電源配線３とグランド
配線４より素子１に電源が供給されている。図３は上記
回路に接続するコンデンサのレイアウト図であり、7は
コンデンサのセル枠、8は電源配線、9はグランド配線、
10はポリシリコン電極、11はp型の拡散層、12はn型の拡
散層でありMOSトランジスタと同じ構成をとる。そのた
め、自動レイアウトツールで配置する素子のセル枠と共
通に扱うことができ、素子とコンデンサを接合が容易に
行えるようになっている。また、図4は素子にコンデン
サを配置したレイアウトであり、13は抽出された素子の
レイアウト、14はコンデンサを配置した状態で１つのセ
ルとして扱えるようにしてある。
【００２９】次にステップST4 にて、ステップST3の回
路情報から自動レイアウト生成ツールを用いて半導体集
積回路のレイアウトパターンを生成する。図5 はST3 に
て生成したレイアウトで、17は自動レイアウト装置によ
り自動生成された回路ブロックである。3の電源配線と4
のグランド配線より電源が供給されている。
路情報から自動レイアウト生成ツールを用いて半導体集
積回路のレイアウトパターンを生成する。図5 はST3 に
て生成したレイアウトで、17は自動レイアウト装置によ
り自動生成された回路ブロックである。3の電源配線と4
のグランド配線より電源が供給されている。
【００３０】ステップST5 にて、ファンアウトの大きい
素子にコンデンサの配置を終了したレイアウトパターン
より、ステップST6 にて電源配線にコンデンサを配置す
る。なお、電源配線へのコンデンサの生成は、特願平１
１−１００１０号に開示されている方法を使用すること
ができる。
素子にコンデンサの配置を終了したレイアウトパターン
より、ステップST6 にて電源配線にコンデンサを配置す
る。なお、電源配線へのコンデンサの生成は、特願平１
１−１００１０号に開示されている方法を使用すること
ができる。
【００３１】（実施の形態２）図５は、本発明の第２の
実施の形態におけるレイアウト方法のフローチャートで
ある。
実施の形態におけるレイアウト方法のフローチャートで
ある。
【００３２】本実施の形態においては、ステップST9 に
おいて論理シミュレーションを実施し所定の時間におけ
る素子の変化回数を算出する。
おいて論理シミュレーションを実施し所定の時間におけ
る素子の変化回数を算出する。
【００３３】次にステップST10にて、所定の変化回数を
超えた素子に対してコンデンサを配置する。
超えた素子に対してコンデンサを配置する。
【００３４】その後、第１の実施の形態のステップST4
以降と同様のステップを実施することによりコンデンサ
を配置した半導体集積回路のレイアウトを生成すること
が出来る。
以降と同様のステップを実施することによりコンデンサ
を配置した半導体集積回路のレイアウトを生成すること
が出来る。
【００３５】なお、本発明の実施の形態によれば特定の
素子にMOSトランジスタを用いたコンデンサを配置して
いるが、配線を用いたコンデンサで実現してもよいもの
とする。
素子にMOSトランジスタを用いたコンデンサを配置して
いるが、配線を用いたコンデンサで実現してもよいもの
とする。
【００３６】（実施の形態３）本発明の第３の実施の形
態である半導体集積回路の設計システムについて図8か
ら図19を用いて説明する。
態である半導体集積回路の設計システムについて図8か
ら図19を用いて説明する。
【００３７】最初に、図8は半導体集積回路の設計の手
順を示すフローチャートである。図8に沿って半導体集
積回路の設計手順の全体を説明する。Step-801にて機能
記述８１１を論理合成し、トランジスタサイズ情報の入
った論理回路を生成する。Step-802で、シミュレーショ
ンを実施し、各論理セルのトグル率を得る。Step-803で
は、Step-802の結果であるトグル率を用いて、トランジ
スタサイズ情報を有する論理セルを、バイパスコンデン
サ容量情報を有する論理セルに置き換える。Step-804に
て、バイパスコンデンサ容量情報を有する論理セルに対
応するバイパスコンデンサを有するレイアウトセルを自
動配置配線する。このとき、バイパスコンデンサ容量の
大きいセルほど電源幹線の近くになるように自動配置配
線を実施する。Step-805において、機能ブロック間にま
たがる配線接続を見直す。Step-806にてバイパスコンデ
ンサ容量の大きいセルを用いてクロックツリー作成を行
なう。
順を示すフローチャートである。図8に沿って半導体集
積回路の設計手順の全体を説明する。Step-801にて機能
記述８１１を論理合成し、トランジスタサイズ情報の入
った論理回路を生成する。Step-802で、シミュレーショ
ンを実施し、各論理セルのトグル率を得る。Step-803で
は、Step-802の結果であるトグル率を用いて、トランジ
スタサイズ情報を有する論理セルを、バイパスコンデン
サ容量情報を有する論理セルに置き換える。Step-804に
て、バイパスコンデンサ容量情報を有する論理セルに対
応するバイパスコンデンサを有するレイアウトセルを自
動配置配線する。このとき、バイパスコンデンサ容量の
大きいセルほど電源幹線の近くになるように自動配置配
線を実施する。Step-805において、機能ブロック間にま
たがる配線接続を見直す。Step-806にてバイパスコンデ
ンサ容量の大きいセルを用いてクロックツリー作成を行
なう。
【００３８】次に図8のStep-801〜806までの各ステップ
について図9から図19を用いて説明する。
について図9から図19を用いて説明する。
【００３９】図9は機能記述８１１である。図10は図9の
機能記述８１１を論理合成して得られるトランジスタサ
イズ情報を有する論理回路である。図8のStep-801で
は、論理合成により、図9の機能記述８１１から図10の
トランジスタサイズ情報を有する論理回路８１２を得
る。
機能記述８１１を論理合成して得られるトランジスタサ
イズ情報を有する論理回路である。図8のStep-801で
は、論理合成により、図9の機能記述８１１から図10の
トランジスタサイズ情報を有する論理回路８１２を得
る。
【００４０】図11は、図8のStep-802で行なうトグル率
算出のシミュレーション結果を用いてStep-803のバイパ
スコンデンサ情報を有する論理セルに置き換えるアルゴ
リズムである。図12は図10の論理回路に対して、入力と
してリセット信号resetを１パルス加えた後、クロック
信号clkを加えて得られる信号a[3]、a[2]、a[1]、a[0]
の波形図と各論理セル1042、1041、1032、1031、1023、
1022、1021、1013、1012、1011、1002、1001の出力の波
形図である。図13はトランジスタサイズ情報を有するセ
ルライブラリとバイパスコンデンサ容量情報を有するセ
ルライブラリの表である。図13の縦方向は、各論理セル
をその機能とトランジスタサイズによって並べている。
図13の縦方向の例として、トランジスタサイズ情報を有
する論セルライブラリ1300、1301、1302、1303、1304に
ついて説明する。1300はトランジスタサイズの小さいイ
ンバータ、1301はトランジスタサイズの大きいインバー
タ、1302はD-フリップフロップ、1303は排他的論理和、
1304は論理積である。図13の横方向は、トランジスタサ
イズ情報を有する論理セルライブラリ１つに対してバイ
パスコンデンサ容量の大きさの順番に並べている。ここ
で、バイパスコンデンサとは各論理セルの電源VDDとグ
ランドVSSに電源ノイズを低減するために設けるコンデ
ンサである。図13の横方向の例として、トランジスタサ
イズの小さいインバータ1300、1310、1320、1330で説明
する。トランジスタサイズの小さいインバータ1300は、
通常のトランジスタ情報を有するトランジスタサイズの
小さいインバータのセルである。トランジスタサイズの
小さいインバータ1310、1320、1330はバイパスコンデン
サ容量情報を有するインバータのセルである。バイパス
コンデンサ容量情報を有するインバータセル1310、132
0、1330のうち、1310はバイパスコンデンサがないイン
バータセル、1320、1330はバイパスコンデンサがあるイ
ンバータセルである。バイパスコンデンサがあるインバ
ータセル1320、1330は、1320がバイパスコンデンサ容量
の小さいインバータセル、1330はバイパスコンデンサ容
量の大きいインバータセルである。トランジスタサイズ
の小さいインバータ1300の名前としてINV0とつける。バ
イパスコンデンサ容量情報を有するトランジスタサイズ
の小さいインバータ1310、1320、1330には、バイパスコ
ンデンサの容量の大きさに応じて、バイパスコンデンサ
容量の無いセルにはC0、バイパスコンデンサ容量の小さ
いセルにはC1、バイパスコンデンサ容量の大きいセルに
はC2と末尾につける。バイパスコンデンサのないトラン
ジスタサイズの小さいインバータ1310にはINV0C0、バイ
パスコンデンサ容量の小さいトランジスタサイズの小さ
いインバータ1320にはINV0C1、バイパスコンデンサ容量
の大きいトランジスタサイズの小さいインバータ1330に
はINV0C2と名前を付ける。同様に、他の論セルにも図13
の表のようにバイパスコンデンサ容量に応じて名前を付
ける。また、図13の各セルライブラリに1対1に対応する
バイパスコンデンサを有するレイアウトセルライブラリ
を準備し、同じ名前を付ける。図14は図10の論理回路の
シミュレーション結果であるトグル率から、図10の各論
理セル1042、1041、1032、1031、1023、1022、1021、10
13、1012、1011、1002、1001を、バイパスコンデンサ容
量情報を有する論理セル1442、1441、1432、1431、142
3、1422、1421、1413、1412、1411、1402、1401に置き
換えた論理回路である。
算出のシミュレーション結果を用いてStep-803のバイパ
スコンデンサ情報を有する論理セルに置き換えるアルゴ
リズムである。図12は図10の論理回路に対して、入力と
してリセット信号resetを１パルス加えた後、クロック
信号clkを加えて得られる信号a[3]、a[2]、a[1]、a[0]
の波形図と各論理セル1042、1041、1032、1031、1023、
1022、1021、1013、1012、1011、1002、1001の出力の波
形図である。図13はトランジスタサイズ情報を有するセ
ルライブラリとバイパスコンデンサ容量情報を有するセ
ルライブラリの表である。図13の縦方向は、各論理セル
をその機能とトランジスタサイズによって並べている。
図13の縦方向の例として、トランジスタサイズ情報を有
する論セルライブラリ1300、1301、1302、1303、1304に
ついて説明する。1300はトランジスタサイズの小さいイ
ンバータ、1301はトランジスタサイズの大きいインバー
タ、1302はD-フリップフロップ、1303は排他的論理和、
1304は論理積である。図13の横方向は、トランジスタサ
イズ情報を有する論理セルライブラリ１つに対してバイ
パスコンデンサ容量の大きさの順番に並べている。ここ
で、バイパスコンデンサとは各論理セルの電源VDDとグ
ランドVSSに電源ノイズを低減するために設けるコンデ
ンサである。図13の横方向の例として、トランジスタサ
イズの小さいインバータ1300、1310、1320、1330で説明
する。トランジスタサイズの小さいインバータ1300は、
通常のトランジスタ情報を有するトランジスタサイズの
小さいインバータのセルである。トランジスタサイズの
小さいインバータ1310、1320、1330はバイパスコンデン
サ容量情報を有するインバータのセルである。バイパス
コンデンサ容量情報を有するインバータセル1310、132
0、1330のうち、1310はバイパスコンデンサがないイン
バータセル、1320、1330はバイパスコンデンサがあるイ
ンバータセルである。バイパスコンデンサがあるインバ
ータセル1320、1330は、1320がバイパスコンデンサ容量
の小さいインバータセル、1330はバイパスコンデンサ容
量の大きいインバータセルである。トランジスタサイズ
の小さいインバータ1300の名前としてINV0とつける。バ
イパスコンデンサ容量情報を有するトランジスタサイズ
の小さいインバータ1310、1320、1330には、バイパスコ
ンデンサの容量の大きさに応じて、バイパスコンデンサ
容量の無いセルにはC0、バイパスコンデンサ容量の小さ
いセルにはC1、バイパスコンデンサ容量の大きいセルに
はC2と末尾につける。バイパスコンデンサのないトラン
ジスタサイズの小さいインバータ1310にはINV0C0、バイ
パスコンデンサ容量の小さいトランジスタサイズの小さ
いインバータ1320にはINV0C1、バイパスコンデンサ容量
の大きいトランジスタサイズの小さいインバータ1330に
はINV0C2と名前を付ける。同様に、他の論セルにも図13
の表のようにバイパスコンデンサ容量に応じて名前を付
ける。また、図13の各セルライブラリに1対1に対応する
バイパスコンデンサを有するレイアウトセルライブラリ
を準備し、同じ名前を付ける。図14は図10の論理回路の
シミュレーション結果であるトグル率から、図10の各論
理セル1042、1041、1032、1031、1023、1022、1021、10
13、1012、1011、1002、1001を、バイパスコンデンサ容
量情報を有する論理セル1442、1441、1432、1431、142
3、1422、1421、1413、1412、1411、1402、1401に置き
換えた論理回路である。
【００４１】図11から図14を用いて図8のStep-802とSte
p-803を説明する。図11のStep-1101で図10の論理回路に
対してシミュレーションを実施する。図10の各信号の波
形図、そして、各論理セルの出力波形図として図12を得
る。ここで、各信号のレベルがHレベルからLレベルに変
化する、又は、LレベルからHレベルに変化する回数をト
グル回数と呼ぶ。クロックのトグル回数に対する各信
号、又は各論理セル出力のトグル回数の割合をトグル率
と呼ぶ。たとえば、図12のようにクロックCLKの32回の
トグル回数に対して、信号a[0]のようにトグル回数16回
のものはトグル率50％である。図11のStep-1102では、
トグル率の高いものとして50％以上の論理セルを図10の
論理回路から抽出する。図10のD-フリップフロップ100
1、インバータ1002、1041、1042が該当する。図11のSte
p-1103で図13のバイパスコンデンサ容量情報を有するセ
ルライブラリ表から容量の大きいD-フリップフロップ13
32、インバータ1330、1331、1330を各々選択し、図14の
D-フリップフロップ1401、インバータ1402、1441、1442
に置き換える。図11のStep-1104では、トグル率15％以
下の論理セルを抽出する。図10の論理回路においてD-フ
リップフロップ 1031、排他的論理和1032が該当する。
図11のStep-1105として図13のバイパスコンデンサ容量
情報を有するセルライブラリ表からバイパスコンデンサ
容量のないD-フリップフロップ1312、排他的論理和1313
を各々選択し、図14のD-フリップフロップ1431、排他的
論理和1432に置き換える。図11のStep-1106にて、トグ
ル率が50％より小さく、かつ15％より大きい論理セル、
つまり、図11のStep-1102、Step-1104で該当しなかった
論理セルD-フリップフロップ1011、1021、排他的論理和
1012、1022、論理積1013、1023について、図13のバイパ
スコンデンサ容量が小さい論理セルD-フリップフロップ
1322、1322、排他的論理和1323、1323、論理積1324、13
24を各々選択し、図14のD-フリップフロップ1411、142
1、排他的論理和1412、1422、論理積1413、1423に置き
換える。以上により、バイパスコンデンサ容量情報を有
する論理回路813 である図14を得る。
p-803を説明する。図11のStep-1101で図10の論理回路に
対してシミュレーションを実施する。図10の各信号の波
形図、そして、各論理セルの出力波形図として図12を得
る。ここで、各信号のレベルがHレベルからLレベルに変
化する、又は、LレベルからHレベルに変化する回数をト
グル回数と呼ぶ。クロックのトグル回数に対する各信
号、又は各論理セル出力のトグル回数の割合をトグル率
と呼ぶ。たとえば、図12のようにクロックCLKの32回の
トグル回数に対して、信号a[0]のようにトグル回数16回
のものはトグル率50％である。図11のStep-1102では、
トグル率の高いものとして50％以上の論理セルを図10の
論理回路から抽出する。図10のD-フリップフロップ100
1、インバータ1002、1041、1042が該当する。図11のSte
p-1103で図13のバイパスコンデンサ容量情報を有するセ
ルライブラリ表から容量の大きいD-フリップフロップ13
32、インバータ1330、1331、1330を各々選択し、図14の
D-フリップフロップ1401、インバータ1402、1441、1442
に置き換える。図11のStep-1104では、トグル率15％以
下の論理セルを抽出する。図10の論理回路においてD-フ
リップフロップ 1031、排他的論理和1032が該当する。
図11のStep-1105として図13のバイパスコンデンサ容量
情報を有するセルライブラリ表からバイパスコンデンサ
容量のないD-フリップフロップ1312、排他的論理和1313
を各々選択し、図14のD-フリップフロップ1431、排他的
論理和1432に置き換える。図11のStep-1106にて、トグ
ル率が50％より小さく、かつ15％より大きい論理セル、
つまり、図11のStep-1102、Step-1104で該当しなかった
論理セルD-フリップフロップ1011、1021、排他的論理和
1012、1022、論理積1013、1023について、図13のバイパ
スコンデンサ容量が小さい論理セルD-フリップフロップ
1322、1322、排他的論理和1323、1323、論理積1324、13
24を各々選択し、図14のD-フリップフロップ1411、142
1、排他的論理和1412、1422、論理積1413、1423に置き
換える。以上により、バイパスコンデンサ容量情報を有
する論理回路813 である図14を得る。
【００４２】図15は、4つの機能ブロックをまとめて自
動配置配線を実施したチップ全体を示す。図15の1500が
電源配線( 幹線) であり、1510、1520、1530、1540は機
能ブロックである。図15では模式的にブロック間の境界
を示したが、チップ全体では実際はお互いのセルが混在
している。図13の表のバイパスコンデンサ情報を有する
論理セルライブラリに1対1に対応するバイパスコンデン
サを有するレイアウトセルがあり、図8の814 のレイア
ウトＡが得られるStep-804では、図11のアルゴリズムを
用いて図8のStep-803で選ばれたバイパスコンデンサ情
報を有する論理セルに1対1に対応するレイアウトセル群
を自動配置配線する。この図8のStep-804の自動配置配
線では、電流が流れる電源配線はノイズ発生源となるの
で、電流が大きく流れる電源配線が短くなるようにセル
を配置、配線する。図8のStep-803でトグル率が高いも
の、つまり、電流が大きく流れるものにはバイパスコン
デンサ容量の大きいセルが選択されている。よって、図
15の電源配線1500に対して近いブロック1511にはバイパ
スコンデンサ容量の大きいレイアウトセルを、電源配線
1500に対してブロック1511の次に近いブロック1512には
バイパスコンデンサ容量の小さいレイアウトセルを、電
源配線1500( 幹線) から最も遠いブロック1513に対して
はバイパスコンデンサのないレイアウトセルを配置す
る。
動配置配線を実施したチップ全体を示す。図15の1500が
電源配線( 幹線) であり、1510、1520、1530、1540は機
能ブロックである。図15では模式的にブロック間の境界
を示したが、チップ全体では実際はお互いのセルが混在
している。図13の表のバイパスコンデンサ情報を有する
論理セルライブラリに1対1に対応するバイパスコンデン
サを有するレイアウトセルがあり、図8の814 のレイア
ウトＡが得られるStep-804では、図11のアルゴリズムを
用いて図8のStep-803で選ばれたバイパスコンデンサ情
報を有する論理セルに1対1に対応するレイアウトセル群
を自動配置配線する。この図8のStep-804の自動配置配
線では、電流が流れる電源配線はノイズ発生源となるの
で、電流が大きく流れる電源配線が短くなるようにセル
を配置、配線する。図8のStep-803でトグル率が高いも
の、つまり、電流が大きく流れるものにはバイパスコン
デンサ容量の大きいセルが選択されている。よって、図
15の電源配線1500に対して近いブロック1511にはバイパ
スコンデンサ容量の大きいレイアウトセルを、電源配線
1500に対してブロック1511の次に近いブロック1512には
バイパスコンデンサ容量の小さいレイアウトセルを、電
源配線1500( 幹線) から最も遠いブロック1513に対して
はバイパスコンデンサのないレイアウトセルを配置す
る。
【００４３】図16は、図8のStep-804のブロック内での
自動配置配線のアルゴリズムである。図13の表に対応す
るバイパスコンデンサを有する各レイアウトセルには、
バイパスコンデンサ容量の大きい順に名前の末尾にC2、
C1、C0と付けてある。Step-1611では名前にC2があるセ
ルをグループ2とする。Step-1612では名前にC1があるセ
ルをグループ1とする。Step-1613では名前にC0があるセ
ルをグループ0とする。Step-1621で名前にC2があるセル
の幅の合計W2を計算する。Step-1622で名前にC1がある
セルの幅の合計W1を計算する。Step-1623で名前にC0が
あるセルの幅の合計W0を計算する。Step-1630 でブロッ
ク横幅をw=(W2+W1+W0)/Nで計算する。Nは自動配置配線
時の縦に並べるセルの段数である。Step-1631でグルー
プ2の横幅をw2=W2/Nで計算する。Step-1632でグループ1
の横幅をw1=W1/Nで計算する。Step-1633でグループ0の
横幅をw0=W0/Nで計算する。Step-1640でブロックの高さ
をh=H*Nで計算する。Hはレイアウトセルの高さである。
図17は711 のブロック内でのグループ2、712 のグルー
プ1、713 のグループ0の各領域を示した図である。図17
のように図16におけるStep-1651でグループ2の領域を場
所(X2 、Y2)=(0、0) 、横幅w2、高さH*Nと指定する。St
ep-1652でグループ1の領域を場所(X1 、Y1)=(w2、0)、
横幅w1、高さH*Nと指定する。Step-1653でグループ0の
領域を場所(X0、Y0)=(w2+w1、0) 、横幅w0、高さH*Nと
指定する。Step-1660で、各領域にセルをしきつめて自
動配置配線を終了する。
自動配置配線のアルゴリズムである。図13の表に対応す
るバイパスコンデンサを有する各レイアウトセルには、
バイパスコンデンサ容量の大きい順に名前の末尾にC2、
C1、C0と付けてある。Step-1611では名前にC2があるセ
ルをグループ2とする。Step-1612では名前にC1があるセ
ルをグループ1とする。Step-1613では名前にC0があるセ
ルをグループ0とする。Step-1621で名前にC2があるセル
の幅の合計W2を計算する。Step-1622で名前にC1がある
セルの幅の合計W1を計算する。Step-1623で名前にC0が
あるセルの幅の合計W0を計算する。Step-1630 でブロッ
ク横幅をw=(W2+W1+W0)/Nで計算する。Nは自動配置配線
時の縦に並べるセルの段数である。Step-1631でグルー
プ2の横幅をw2=W2/Nで計算する。Step-1632でグループ1
の横幅をw1=W1/Nで計算する。Step-1633でグループ0の
横幅をw0=W0/Nで計算する。Step-1640でブロックの高さ
をh=H*Nで計算する。Hはレイアウトセルの高さである。
図17は711 のブロック内でのグループ2、712 のグルー
プ1、713 のグループ0の各領域を示した図である。図17
のように図16におけるStep-1651でグループ2の領域を場
所(X2 、Y2)=(0、0) 、横幅w2、高さH*Nと指定する。St
ep-1652でグループ1の領域を場所(X1 、Y1)=(w2、0)、
横幅w1、高さH*Nと指定する。Step-1653でグループ0の
領域を場所(X0、Y0)=(w2+w1、0) 、横幅w0、高さH*Nと
指定する。Step-1660で、各領域にセルをしきつめて自
動配置配線を終了する。
【００４４】図18はブロック間の接続の図であり、ブロ
ック間にまたがる信号を出力するセルの見直しを要する
ブロック間の接続の図である。図18のブロック1800から
他のブロック1803へ出る信号1802に出力するレイアウト
セルは、図8のStep-804で自動配置配線において、デフ
ォルトでトランジスタサイズの大きいレイアウトセル18
01が選択される。図18のブロック1800では、インバータ
1801はバイパスコンデンサ容量が大きいとし、この信号
1802がブロック1803のトランジスタサイズの小さくかつ
距離の近いインバータ1804に接続されることを示してい
るのが図18（ａ）である。このとき、配線容量とゲート
容量との合計が小さいのでインバータ1801の電源電流は
小さくなる。そのため、インバータ1801のバイパスコン
デンサは小さくても構わない。図8のStep-805で、図18
（ｂ）に示すようにインバータ1801からインバータ1811
へとバイパスコンデンサ容量を小さくする置き換えを行
ない、図８の815 のレイアウトＢを得る。
ック間にまたがる信号を出力するセルの見直しを要する
ブロック間の接続の図である。図18のブロック1800から
他のブロック1803へ出る信号1802に出力するレイアウト
セルは、図8のStep-804で自動配置配線において、デフ
ォルトでトランジスタサイズの大きいレイアウトセル18
01が選択される。図18のブロック1800では、インバータ
1801はバイパスコンデンサ容量が大きいとし、この信号
1802がブロック1803のトランジスタサイズの小さくかつ
距離の近いインバータ1804に接続されることを示してい
るのが図18（ａ）である。このとき、配線容量とゲート
容量との合計が小さいのでインバータ1801の電源電流は
小さくなる。そのため、インバータ1801のバイパスコン
デンサは小さくても構わない。図8のStep-805で、図18
（ｂ）に示すようにインバータ1801からインバータ1811
へとバイパスコンデンサ容量を小さくする置き換えを行
ない、図８の815 のレイアウトＢを得る。
【００４５】図19は図8のStep-805のアルゴリズムを示
した図である。Step-1901でブロック外への出力信号を
抽出する。Step-1902では、Step-1901で抽出された信号
を出力するレイアウトセルを1つ抽出する。Step-1903で
は、Step-1902で抽出されたセルのバイパスコンデンサ
容量の大きさを見る。大きくない時にはStep-1908へ進
み、大きい時にはStep-1904へ進む。Step-1904では、信
号の配線容量とゲート容量の合計を抽出する。Step-190
5で再度、ランクを計算する。ここで、ランクとは出力
負荷である配線容量とゲート容量の合計から必要とされ
る出力能力に準じたトランジスタサイズをさす。Step-1
906で現行ランクと比較する。再度計算したランクと現
行ランクが同じとき、Step-1908へ進む。再度計算した
ランクが現行ランクより小さい時には、Step-1907へ進
む。Step-1907では、バイパスコンデンサ容量の小さい
レイアウトセルに置き換える。Step-1908では、Step-19
01で抽出されたブロック外への出力信号を出力したレイ
アウトセルにおいて全て処理したかどうか判断する。全
て処理した場合にはStep-1909に進み、終了する。全て
処理していない場合には、Step-1902に戻る。図18にお
いて、図19のアルゴリズムを用いる。Step-1901におい
て、信号1802が抽出される。Step-1902においてバイパ
スコンデンサ容量の大きくトランジスタサイズの大きい
インバータ1801が抽出される。Step-1903でバイパスコ
ンデンサ容量が大きいので、ハイとなり、Step-1904に
進む。Step-1904で配線容量・ゲート容量の合計を計算
し、Step-1905で再度ランクを計算すると、現行ランク
より小さくなる。Step-1906で現行ランクより小さいに
当てはまり、Step-1907でバイパスコンデンサ容量の大
きいインバータ1801からバイパスコンデンサ容量の小さ
いインバータ1811に置き換える。Step-1908で全て処理
が終わったと判断すると、Step-1909で終了となる。
した図である。Step-1901でブロック外への出力信号を
抽出する。Step-1902では、Step-1901で抽出された信号
を出力するレイアウトセルを1つ抽出する。Step-1903で
は、Step-1902で抽出されたセルのバイパスコンデンサ
容量の大きさを見る。大きくない時にはStep-1908へ進
み、大きい時にはStep-1904へ進む。Step-1904では、信
号の配線容量とゲート容量の合計を抽出する。Step-190
5で再度、ランクを計算する。ここで、ランクとは出力
負荷である配線容量とゲート容量の合計から必要とされ
る出力能力に準じたトランジスタサイズをさす。Step-1
906で現行ランクと比較する。再度計算したランクと現
行ランクが同じとき、Step-1908へ進む。再度計算した
ランクが現行ランクより小さい時には、Step-1907へ進
む。Step-1907では、バイパスコンデンサ容量の小さい
レイアウトセルに置き換える。Step-1908では、Step-19
01で抽出されたブロック外への出力信号を出力したレイ
アウトセルにおいて全て処理したかどうか判断する。全
て処理した場合にはStep-1909に進み、終了する。全て
処理していない場合には、Step-1902に戻る。図18にお
いて、図19のアルゴリズムを用いる。Step-1901におい
て、信号1802が抽出される。Step-1902においてバイパ
スコンデンサ容量の大きくトランジスタサイズの大きい
インバータ1801が抽出される。Step-1903でバイパスコ
ンデンサ容量が大きいので、ハイとなり、Step-1904に
進む。Step-1904で配線容量・ゲート容量の合計を計算
し、Step-1905で再度ランクを計算すると、現行ランク
より小さくなる。Step-1906で現行ランクより小さいに
当てはまり、Step-1907でバイパスコンデンサ容量の大
きいインバータ1801からバイパスコンデンサ容量の小さ
いインバータ1811に置き換える。Step-1908で全て処理
が終わったと判断すると、Step-1909で終了となる。
【００４６】図８の８１６のレイアウトＣを生成するSt
ep-806のクロックツリーの作成においては、まず、既存
のアルゴリズムを用いてクロックツリーの作成をする。
さらに、クロックツリーの作成実施後には、クロックツ
リーの各レイアウトセルはトグル率が高いので、容量の
大きなセルを割り当てる。
ep-806のクロックツリーの作成においては、まず、既存
のアルゴリズムを用いてクロックツリーの作成をする。
さらに、クロックツリーの作成実施後には、クロックツ
リーの各レイアウトセルはトグル率が高いので、容量の
大きなセルを割り当てる。
【００４７】以上、本発明の第3の実施の形態において
は、図11のStep-1102のトグル率を50%としたが、他の数
字でも構わない。また、図11のStep-1104のトグル率15%
についても同様に他の数字に設定しても構わない。ま
た、バイパスコンデンサ容量を、バイパスコンデンサが
ない、バイパスコンデンサ容量が小さい、バイパスコン
デンサ容量が大きいの3段階に分けたが、分け方は何段
階でも構わない。なお第２の実施の形態の請求項４、５
に対応するレイアウト方法は第１、第２の実施の形態に
適用することができる。
は、図11のStep-1102のトグル率を50%としたが、他の数
字でも構わない。また、図11のStep-1104のトグル率15%
についても同様に他の数字に設定しても構わない。ま
た、バイパスコンデンサ容量を、バイパスコンデンサが
ない、バイパスコンデンサ容量が小さい、バイパスコン
デンサ容量が大きいの3段階に分けたが、分け方は何段
階でも構わない。なお第２の実施の形態の請求項４、５
に対応するレイアウト方法は第１、第２の実施の形態に
適用することができる。
【００４８】
【発明の効果】請求項１記載の半導体集積回路のレイア
ウト方法によれば、レイアウト生成前にデザインルール
からファンイン・ファンアウトチェックを実施するステ
ップと、Ｎ以上のファンアウトの素子を抽出し、抽出し
た素子にコンデンサを配置するステップを有するため、
半導体集積回路のレイアウトを生成する前に電源変動の
大きいトランジスタ等の素子を検出でき、その素子の電
源にコンデンサを配置して効率的に電源ノイズ成分を吸
収することができる。
ウト方法によれば、レイアウト生成前にデザインルール
からファンイン・ファンアウトチェックを実施するステ
ップと、Ｎ以上のファンアウトの素子を抽出し、抽出し
た素子にコンデンサを配置するステップを有するため、
半導体集積回路のレイアウトを生成する前に電源変動の
大きいトランジスタ等の素子を検出でき、その素子の電
源にコンデンサを配置して効率的に電源ノイズ成分を吸
収することができる。
【００４９】請求項２記載の半導体集積回路のレイアウ
ト方法によれば、請求項１と同様な効果がある。
ト方法によれば、請求項１と同様な効果がある。
【００５０】請求項３記載の半導体集積回路の設計シス
テムによれば、ノイズの発生源であるセルそのものにバ
イパスコンデンサを内蔵しているので確実にノイズの発
生源にバイパスコンデンサを置くことができる。また、
トグル率に応じてバイパスコンデンサの容量を選択する
ので、電流消費に最適なバイパスコンデンサ容量値を実
現できる。
テムによれば、ノイズの発生源であるセルそのものにバ
イパスコンデンサを内蔵しているので確実にノイズの発
生源にバイパスコンデンサを置くことができる。また、
トグル率に応じてバイパスコンデンサの容量を選択する
ので、電流消費に最適なバイパスコンデンサ容量値を実
現できる。
【００５１】請求項４記載の半導体集積回路のレイアウ
ト方法によれば、バイパスコンデンサ容量の大きなセル
すなわち電源電流の消費が大きなセルほど電源幹線に近
く配置されるため、電流が流れることによる電源配線の
電圧降下を最小限にして電源ノイズを抑えることができ
る。
ト方法によれば、バイパスコンデンサ容量の大きなセル
すなわち電源電流の消費が大きなセルほど電源幹線に近
く配置されるため、電流が流れることによる電源配線の
電圧降下を最小限にして電源ノイズを抑えることができ
る。
【００５２】請求項５記載の半導体集積回路のレイアウ
ト方法によれば、ブロック間に跨る出力セルを見直すこ
とで、不要なバイパスコンデンサを削減でき、レイアウ
ト面積の最適化が達成される。
ト方法によれば、ブロック間に跨る出力セルを見直すこ
とで、不要なバイパスコンデンサを削減でき、レイアウ
ト面積の最適化が達成される。
【図１】本発明の第１の実施の形態におけるコンデンサ
配置の手順を示すフローチャートである。
配置の手順を示すフローチャートである。
【図２】ファンアウトの大きい素子にコンデンサの配置
を終了した回路図である。
を終了した回路図である。
【図３】素子に配置するコンデンサのレイアウト図であ
る。
る。
【図４】ファンアウトの大きい素子にコンデンサを配置
したレイアウト図である。
したレイアウト図である。
【図５】本発明の第２の実施の形態におけるコンデンサ
配置の手順を示すフローチャートである。
配置の手順を示すフローチャートである。
【図６】従来のコンデンサを配置するフローチャート図
である。
である。
【図７】従来の半導体集積回路にコンデンサを配置した
レイアウトである。
レイアウトである。
【図８】本発明の第３の実施の形態における設計の手順
を示すフローチャートである。
を示すフローチャートである。
【図９】本発明の第３の実施の形態で使用する4ビット
カウンタの機能記述である。
カウンタの機能記述である。
【図10】本発明の第３の実施の形態で、図9の4ビットカ
ウンタの機能記述を図8のStep-801で論理合成によって
得られる論理回路である。
ウンタの機能記述を図8のStep-801で論理合成によって
得られる論理回路である。
【図11】図8のStep-802、Step-803のアルゴリズムを示
すフローチャートである。
すフローチャートである。
【図12】図10の論理回路をシミュレーションした各信号
の波形と各論理セルの出力波形である。
の波形と各論理セルの出力波形である。
【図13】トランジスタサイズ情報を有する論理セルライ
ブラリとバイパスコンデンサ容量情報を有する論理セル
ライブラリの表である。
ブラリとバイパスコンデンサ容量情報を有する論理セル
ライブラリの表である。
【図14】バイパスコンデンサ容量情報を有する論理セル
ライブラリを用いた論理回路図である。
ライブラリを用いた論理回路図である。
【図15】１チップレイアウトの図である。
【図16】ブロックに対する図8のStep-804における自動
配置配線のアルゴリズムである。
配置配線のアルゴリズムである。
【図17】図16の自動配置配線の説明図である。
【図18】ブロック間の接続の図である。
【図19】図8のStep-805におけるブロック間接続のセル
の見直しにおけるアルゴリズムである。
の見直しにおけるアルゴリズムである。
１ 素子 ２ 素子 ３ 電源 ４ グランド ５ コンデンサ ６ 基本セル ７ 基本セル ８ 電源配線 ９ グランド配線 １０ ポリシリコン電極 １１ コンタクトホール １２ コンタクトホール １３ 基本セル １４ 基本セル １５ 半導体基板 １６ 基板コンタクト １７ 回路ブロック 811 機能記述 812 トランジスタ情報を有する論理回路 813 バイパスコンデンサ容量情報を有する論理回路 814 レイアウトA 815 レイアウトB 816 レイアウトC 1001、1011、1021、1031 D-フリップフロップ 1002、1042 トランジスタサイズの小さいインバータ 1012、1022、1032 排他的論理和 1013、1023 論理積 1300、1310、1320、1330 トランジスタサイズの小さい
インバータ 1301、1311、1321、1331 トランジスタサイズの大きい
インバータ 1302、1312、1322、1332 D-フリップフロップ 1303、1313、1323、1333 排他的論理和 1304、1314、1324、1334 論理積 1310、1311、1312、1313、1314 バイパスコンデンサの
ない論理セル 1320、1321、1322、1323、1324 バイパスコンデンサ容
量の小さい論理セル 1330、1331、1332、1333、1334 バイパスコンデンサ容
量の大きい論理セル 1401 バイパスコンデンサ容量の大きいD-フリップフロ
ップ 1411、1421 バイパスコンデンサ容量の小さいD-フリッ
プフロップ 1431 バイパスコンデンサ容量のないD-フリップフロッ
プ 1402、1442 バイパスコンデンサ容量の大きいトランジ
スタサイズの小さいインバータ 1412、1422 バイパスコンデンサ容量の小さい排他的論
理和 1432 バイパスコンデンサのない排他的論理和 1413、1423 バイパスコンデンサ容量の小さい論理積 1500 電源幹線 1510、1520、1530、1540 機能ブロック 1511 電源幹線に近い領域(グループ2の領域) 1512 電源幹線から1511の次に近い領域(グループ1の領
域) 1513 電源幹線から遠い領域(グループ0の領域) 1711 グループ2の領域(電源幹線に近い領域) 1712 グループ1の領域(電源幹線からグループ2の次に
近い領域) 1713 グループ0の領域(電源幹線から遠い領域) 1800、1803 機能ブロック 1801 バイパスコンデンサ容量が大きいトランジスタサ
イズの大きいインバータ 1802 機能ブロック外への出力信号 1804 トランジスタサイズの小さいインバータ 1810、1813 機能ブロック 1811 バイパスコンデンサ容量が小さいトランジスタサ
イズの大きいインバータ 1812 ブロック外への出力信号 1814 トランジスタサイズの小さいインバータ
インバータ 1301、1311、1321、1331 トランジスタサイズの大きい
インバータ 1302、1312、1322、1332 D-フリップフロップ 1303、1313、1323、1333 排他的論理和 1304、1314、1324、1334 論理積 1310、1311、1312、1313、1314 バイパスコンデンサの
ない論理セル 1320、1321、1322、1323、1324 バイパスコンデンサ容
量の小さい論理セル 1330、1331、1332、1333、1334 バイパスコンデンサ容
量の大きい論理セル 1401 バイパスコンデンサ容量の大きいD-フリップフロ
ップ 1411、1421 バイパスコンデンサ容量の小さいD-フリッ
プフロップ 1431 バイパスコンデンサ容量のないD-フリップフロッ
プ 1402、1442 バイパスコンデンサ容量の大きいトランジ
スタサイズの小さいインバータ 1412、1422 バイパスコンデンサ容量の小さい排他的論
理和 1432 バイパスコンデンサのない排他的論理和 1413、1423 バイパスコンデンサ容量の小さい論理積 1500 電源幹線 1510、1520、1530、1540 機能ブロック 1511 電源幹線に近い領域(グループ2の領域) 1512 電源幹線から1511の次に近い領域(グループ1の領
域) 1513 電源幹線から遠い領域(グループ0の領域) 1711 グループ2の領域(電源幹線に近い領域) 1712 グループ1の領域(電源幹線からグループ2の次に
近い領域) 1713 グループ0の領域(電源幹線から遠い領域) 1800、1803 機能ブロック 1801 バイパスコンデンサ容量が大きいトランジスタサ
イズの大きいインバータ 1802 機能ブロック外への出力信号 1804 トランジスタサイズの小さいインバータ 1810、1813 機能ブロック 1811 バイパスコンデンサ容量が小さいトランジスタサ
イズの大きいインバータ 1812 ブロック外への出力信号 1814 トランジスタサイズの小さいインバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ (72)発明者 中山 智雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上西 恒雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA05 KA06 5F038 BH03 BH19 CA02 CA17 CD02 EZ09 EZ20 5F064 BB03 BB04 BB07 BB19 CC10 CC23 DD02 DD07 DD10 DD14 DD34 EE02 EE45 EE52 HH06 HH09 HH12
Claims (5)
- 【請求項１】 自動的に半導体集積回路のレイアウトを
生成する方法であって、半導体集積回路情報からファン
イン・ファンアウトチェックによりＮ個以上のファンア
ウトを有する回路を抽出する第１のステップと、この第
１のステップにより抽出されたデータを前記半導体集積
回路情報に追加する第２のステップと、この第２のステ
ップに基づいて生成された回路情報より自動レイアウト
を実施する第３のステップと、前記半導体集積回路のレ
イアウトの電源配線に自動的にバイパスコンデンサを生
成する第４のステップを含む半導体集積回路のレイアウ
ト方法。 - 【請求項２】 自動的に半導体集積回路のレイアウトを
生成する方法であって、ある指定されたテストパターン
に基づいて所定の時間幅における信号の状態が変化した
回数を求め所定の回数を超えて変化した素子を抽出し、
前記抽出された素子にコンデンサを配置した回路情報を
生成する第１のステップと、この第１のステップに基づ
いて生成された回路情報より自動レイアウトを実施する
第２のステップと、前記半導体集積回路のレイアウトの
電源配線に自動的にバイパスコンデンサを配置する第３
のステップを含む半導体集積回路のレイアウト方法。 - 【請求項３】 トランジスタサイズ情報を有する論理セ
ルライブラリを用いた半導体集積回路を設計する設計シ
ステムであって、前記論理セルライブラリ１つに対して
複数のバイパスコンデンサ情報を有する論理セルライブ
ラリを用いて、前記トランジスタサイズ情報を有する論
理セルを、その論理セルのトグル率に応じて前記複数の
バイパスコンデンサ情報のうちから１つを選択して、前
記バイパスコンデンサ情報を有する論理セルで置き換え
ることを特徴とする半導体集積回路の設計システム。 - 【請求項４】 バイパスコンデンサ容量の大きいレイア
ウトセルをグループ化するステップと、バイパスコンデ
ンサ容量の小さいレイアウトセルをクループ化するステ
ップと、バイパスコンデンサのないレイアウトセルをグ
ループ化するステップと、バイパスコンデンサ容量が大
きいレイアウトセルの横幅の合計を算出するステップ
と、バイパスコンデンサ容量が小さいレイアウトセルの
横幅の合計を算出するステップと、バイパスコンデンサ
のないレイアウトセルの横幅の合計を算出するステップ
と、前記横幅の合計を用いてバイパスコンデンサ容量が
大きいレイアウトセルのグループを配置する領域の形状
と位置とを算出して電源配線の近くに置くようにするス
テップと、前記横幅の合計を用いてバイパスコンデンサ
容量が小さいレイアウトセルのグループを配置する領域
の形状と位置とを算出して前記横幅の合計を用いてバイ
パスコンデンサ容量が大きい前記レイアウトセルのグル
ープの次に前記電源配線の近くに置くようにするステッ
プと、前記横幅の合計を用いてバイパスコンデンサのな
いレイアウトセルのグループを配置する領域の形状と位
置とを算出して前記電源配線から最も遠くなるようにす
るステップとを含む半導体集積回路のレイアウト方法。 - 【請求項５】 バイパスコンデンサ情報を有するレイア
ウトセルライブラリを用いて、ブロック外へ出力するレ
イアウトセルであってバイパスコンデンサ容量が大きい
ものを抽出するステップと、このステップにより抽出し
た前記レイアウトセルの出力負荷を抽出するステップ
と、前記出力負荷に見合った出力能力を算出するステッ
プと、前記レイアウトセルのトランジスタサイズが前記
出力能力より大きい場合前記バイパスコンデンサ容量が
小さいレイアウトセルで置き換えるステップとを含む半
導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000381448A JP3544356B2 (ja) | 2000-04-06 | 2000-12-15 | 半導体集積回路のレイアウト方法および設計システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-104654 | 2000-04-06 | ||
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| Publication Number | Publication Date |
|---|---|
| JP2001351985A true JP2001351985A (ja) | 2001-12-21 |
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|---|---|---|---|
| JP2000381448A Expired - Fee Related JP3544356B2 (ja) | 2000-04-06 | 2000-12-15 | 半導体集積回路のレイアウト方法および設計システム |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150639A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体集積装置の設計方法、設計装置及び設計プログラム。 |
| JP2005183758A (ja) * | 2003-12-22 | 2005-07-07 | Nec Micro Systems Ltd | 半導体集積装置のレイアウト設計方法及びコンピュータプログラム |
| US6978431B2 (en) | 2002-08-07 | 2005-12-20 | Renesas Technology Corp. | Automatic placement and routing apparatus automatically inserting a capacitive cell |
| JP2007142282A (ja) * | 2005-11-21 | 2007-06-07 | Fujitsu Ltd | 集積回路のレイアウト方法及びコンピュータプログラム |
| US7290234B2 (en) | 2004-05-11 | 2007-10-30 | Matsushita Electric Industrial Co., Ltd. | Method for computer aided design of semiconductor integrated circuits |
| JP2008053606A (ja) * | 2006-08-28 | 2008-03-06 | Fujitsu Ltd | 半導体装置のレイアウト方法およびレイアウトプログラム |
| US7441214B2 (en) | 2002-06-27 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit designing apparatus, semiconductor integrated circuit designing method, semiconductor integrated circuit manufacturing method, and readable recording media |
| US7458047B2 (en) | 2005-03-17 | 2008-11-25 | Nec Corporation | Method of designing layout of semiconductor integrated circuit and apparatus for doing the same |
-
2000
- 2000-12-15 JP JP2000381448A patent/JP3544356B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005150639A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体集積装置の設計方法、設計装置及び設計プログラム。 |
| JP2005183758A (ja) * | 2003-12-22 | 2005-07-07 | Nec Micro Systems Ltd | 半導体集積装置のレイアウト設計方法及びコンピュータプログラム |
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| US7458047B2 (en) | 2005-03-17 | 2008-11-25 | Nec Corporation | Method of designing layout of semiconductor integrated circuit and apparatus for doing the same |
| JP2007142282A (ja) * | 2005-11-21 | 2007-06-07 | Fujitsu Ltd | 集積回路のレイアウト方法及びコンピュータプログラム |
| JP2008053606A (ja) * | 2006-08-28 | 2008-03-06 | Fujitsu Ltd | 半導体装置のレイアウト方法およびレイアウトプログラム |
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