JP6752905B2 - フィンカウントに基づく拡散のための標準セルアーキテクチャ - Google Patents
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Description
本特許出願は、係属中であり、本出願の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、2016年6月22日に出願された「STANDARD CELL ARCHITECTURE FOR DIFFUSION BASED ON FIN COUNT」と題する米国仮特許出願第62/353,536号の利益を主張する。
12 拡散ブレーク
13 拡散ブレーク
14 拡散ブレーク
21 拡散ブレーク
22 拡散ブレーク
23 拡散ブレーク
24 拡散ブレーク
31 拡散ブレーク
32 拡散ブレーク
33 拡散ブレーク
34 拡散ブレーク
100 基本的標準セルアーキテクチャ、セルアーキテクチャ
101 p拡散領域
102 p拡散領域
103 n拡散領域
104 n拡散領域
106 ゲートビア
108 ポリカット
120 間隙
122 間隙
124 間隙
132 ポリ線
134 ポリ線
136 ポリ線
200 2入力NAND
201 p拡散領域
202 p拡散領域
203 n拡散領域
204 n拡散領域
206 ビア
207 ビア
208 ポリカット
216 ローカル相互接続
217 ローカル相互接続
219 ビア
220 電力レール
222 MDビア
230 MD層
232 ポリ線
234 ポリ線
236 ポリ線
238 ポリ線
240 ローカル相互接続
243 MD層
244 MD層
245 ビア
250 ローカル相互接続
253 MD層
257 ビア
260 ローカル相互接続
300 セル
301 p拡散領域
302 p拡散領域
303 n拡散領域
304 n拡散領域
310 セル
311 p拡散領域
312 p拡散領域
313 n拡散領域
314 n拡散領域
332 ポリ線
334 ポリ線
336 ポリ線
342 ポリ線
344 ポリ線
346 ポリ線
350 セル境界
355 共通の縁部
360 セル境界
400 セル
403 拡散ブレーク
500 2入力AND
501 p拡散領域
502 p拡散領域
503 n拡散領域
504 n拡散領域
506 ポリゲート接点
507 ポリゲート接点
508 ポリカット
510 NANDゲート
511 インバータ
516 ローカル相互接続信号線
517 ローカル相互接続信号線
519 接点
520 電力レール
522 接点
530 MDシリサイド層
540 接地レール、ローカル相互接続
543 MDシリサイド層
544 MDシリサイド層
550 ローカル相互接続(M0)層
560 ローカル相互接続(M0)層
561 p拡散領域
562 p拡散領域
563 n拡散領域
564 n拡散領域
566 ゲート入力ビア
570 共通縁部
571 p拡散フィル
572 p拡散フィル
573 n拡散領域
574 n拡散領域
576 ローカル相互接続
590 MDシリサイド層
594 MDシリサイド層
598 第1の金属層
599 第2の金属層
600 セルアーキテクチャ
601 セル1
602 セル2
603 セル3
604 セル4
650 セルアーキテクチャ
700 セル
701 p拡散領域
702 p拡散領域
703 n拡散領域
704 n拡散領域
711 Vtpインプラント1
712 Vtpインプラント2
713 Vtnインプラント1
714 Vtnインプラント2
800 インバータ
801 p拡散領域
802 p拡散領域
803 n拡散領域
804 n拡散領域
811 SLVTpインプラント
813 SLVTnインプラント
814 LVTnインプラント
820 電力レール
840 接地レール
890 出力接続
894 出力接続
900 セルアーキテクチャ
910 列
910a 全行高さ論理セル
910b 全行高さ論理セル
920 列
920a 全行高さ論理セル
920b 全行高さ論理セル
930 列
930a 全行高さ論理セル
930b 全行高さ論理セル
940 列
940a 半行高さ論理セル
940b 半行高さ論理セル
940c 半行高さ論理セル
1000 セルアーキテクチャ
1001 p拡散領域
1002 p拡散領域
1003 n拡散領域
1004 n拡散領域
1030 MDシリサイド層
1041 電力レール
1042 電力レール
1043 接地レール
1044 接地レール
1100 2入力NAND
1101 p拡散領域
1102 p拡散領域
1103 n拡散領域
1104 n拡散領域
1106 ゲート接点
1107 ゲート接点
1108 ポリカット
1108 ビア
1109 ビア
1116 ローカル相互接続信号線
1117 ローカル相互接続信号線
1122 ビア、電力レールビア
1124 ビア
1125 ビア
1126 ビア
1127 ビア
1128 ビア
1130 MDシリサイド層
1131 MDシリサイド層
1132 ポリ線
1134 ポリ線
1136 ポリ線
1138 ポリ線
1141 電力レール
1142 電力レール
1143 接地レール
1144 接地レール
1145 ローカル相互ルーティング層
1150 M1
1151 M1線
1152 M1線
1160 ローカル相互接続
Claims (37)
- finfetベースの論理セルを有する集積回路を設計する方法であって、
y方向に積み重ねられた2つ以上のp拡散領域であって、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
前記y方向に積み重ねられた2つ以上のn拡散領域であって、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するステップを含み、
前記方法は、
異なるフィンカウントを有する第1のp拡散領域および第2のp拡散領域、または
異なるフィンカウントを有する第1のn拡散領域および第2のn拡散領域
のうちの少なくとも1つを有する前記第1の論理セルを形成するステップをさらに含む、方法。 - 前記2つ以上のp拡散領域のうちの少なくとも1つに関連する少なくとも第1のローカル電力レール、または
前記2つ以上のn拡散領域のうちの少なくとも1つに関連する少なくとも第2のローカル電力レール
のうちの少なくとも1つを有する分散された電力レールネットワークを形成するステップをさらに含む、請求項1に記載の方法。 - 前記第1のローカル電力レールが、前記2つ以上のp拡散領域のうちの少なくとも1つに専用され、かつ/または
前記第2のローカル電力レールが、前記2つ以上のn拡散領域のうちの少なくとも1つに専用される、請求項2に記載の方法。 - finfetベースの論理セルを有する集積回路を設計する方法であって、
y方向に積み重ねられた2つ以上のp拡散領域であって、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
前記y方向に積み重ねられた2つ以上のn拡散領域であって、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するステップを含み、
前記方法は、
異なるレベルのp型インプラントによって形成された第1のp拡散領域および第2のp拡散領域、または
異なるレベルのn型インプラントによって形成された第1のn拡散領域および第2のn拡散領域
のうちの少なくとも1つを有する前記第1の論理セルを形成するステップをさらに含む、方法。 - 第1のp拡散領域内に形成された第1のpfetおよび第2のp拡散領域内に形成された第2のpfetであって、前記第1のpfetおよび前記第2のpfetが、異なるしきい電圧もしくはチャネル長を有する、第1のp拡散領域内に形成された第1のpfetおよび第2のp拡散領域内に形成された第2のpfet、あるいは
第1のn拡散領域内に形成された第1のnfetおよび第2のn拡散領域内に形成された第2のnfetであって、前記第1のnfetおよび前記第2のnfetが、異なるしきい電圧もしくはチャネル長を有する、第1のn拡散領域内に形成された第1のnfetおよび第2のn拡散領域内に形成された第2のnfet
のうちの少なくとも1つを有する前記第1の論理セルを形成するステップをさらに含む、請求項1に記載の方法。 - finfetベースの論理セルを有する集積回路を設計する方法であって、
y方向に積み重ねられた2つ以上のp拡散領域であって、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
前記y方向に積み重ねられた2つ以上のn拡散領域であって、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するステップを含み、
前記方法は、
比率論理を有する2入力NANDゲートとして前記第1の論理セルを形成するステップをさらに含み、第1のフィンカウントが第2のフィンカウントと異なる、方法。 - 第1のp拡散領域内に2フィンに等しい前記第1のフィンカウントを有する2つのpfetを形成するステップ、および接続された前記2つのpfetを並列に接続するステップと、
2つのnfetを形成するステップであって、前記2つのnfetの各々が4フィンに等しい前記第2のフィンカウントを有し、前記4フィンのうちの2つが第1のn拡散領域内にあり、前記4フィンのうちの2つが別のn拡散領域内にある、ステップ、および前記2つのnfetを直列に接続するステップとをさらに含む、請求項6に記載の方法。 - 前記2つのpfetと前記2つのnfetとの間で共有される、少なくとも1つのポリ線を形成するステップをさらに含む、請求項7に記載の方法。
- 前記第1の論理セルの前記第1のp拡散領域と別のp拡散領域との間の前記少なくとも1つのポリ線上にポリカットを配置するステップをさらに含む、請求項8に記載の方法。
- 前記2つのpfetと前記2つのnfetとの間の前記少なくとも1つのポリ線上に少なくとも1つのゲートビアを形成するステップ、および金属−拡散(MD)層を前記少なくとも1つのゲートビアに接続するステップをさらに含む、請求項8に記載の方法。
- finfetベースの論理セルを有する集積回路を設計する方法であって、
第1の論理セル境界を有する第1の論理セルを第2の論理セル境界を有する第2の論理セルに隣接して配置するステップであって、前記第1の論理セル境界および前記第2の論理セル境界が共通縁部を有し、
前記第1の論理セルが、第1のフィンカウントを有する第1のp拡散領域上に形成された少なくとも1つのpfetおよび第2のフィンカウントを有する第1のn拡散領域上に形成された少なくとも1つのnfetを含み、
前記第2の論理セルが、前記第1のフィンカウントを有する第2のp拡散領域上に形成された少なくとも1つのpfetおよび前記第2のフィンカウントを有する第2のn拡散領域上に形成された少なくとも1つのnfetを含む、
配置するステップと、
前記共通縁部を横断し、前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域を接合する第1のp拡散フィル、または
前記共通縁部を横断し、前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域を接合する第1のn拡散フィル
のうちの少なくとも1つを形成するステップとを含む、方法。 - 前記第1のp拡散フィルを有する、前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域、または
前記第1のn拡散フィルを有する、前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域
のうちの少なくとも1つの拡散の長さ(LOD)を延ばすステップを含む、請求項11に記載の方法。 - 前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域が、共通の第1の電位にあり、かつ/または
前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域が、共通の第2の電位にある、請求項11に記載の方法。 - 前記共通の第1の電位における前記第1のp拡散フィルと第1の金属層との間の接続、または
前記共通の第2の電位における前記第1のn拡散フィルと第2の金属層との間の接続
のうちの少なくとも1つを形成するステップをさらに含む、請求項13に記載の方法。 - 前記共通の第1の電位が電力レールの電位に相当し、前記共通の第2の電位が接地レールまたはローカル相互接続の電位に相当する、請求項14に記載の方法。
- 前記電力レールまたは前記接地レールのうちの少なくとも1つが、前記第1の論理セルの前記第1のp拡散領域と前記第2の論理セルの前記第2のp拡散領域との間、または前記第1の論理セルの前記第1のn拡散領域と前記第2の論理セルの前記第2のn拡散領域との間の空間内に分散される、請求項15に記載の方法。
- 前記第1の論理セルまたは前記第2の論理セルの少なくとも1つのポリ線をフローティングさせるステップをさらに含み、前記少なくとも1つのポリ線が前記共通縁部に隣接し、前記第1のp拡散領域、前記第2のp拡散領域、前記第1のn拡散領域、または前記第2のn拡散領域のうちの少なくとも1つと交差する、請求項11に記載の方法。
- 前記第1のフィンカウントが、前記第2のフィンカウントとは異なる、請求項11に記載の方法。
- 前記第1の論理セルが、前記第1のフィンカウントと前記第2のフィンカウントとの間の比率論理を有する2入力NANDゲートである、請求項18に記載の方法。
- 前記2入力NANDゲートを形成するステップが、
2つのpfetを並列に接続するステップであって、前記2つのpfetの各々が、前記第1のp拡散領域上に形成された2フィンに等しい前記第1のフィンカウントを有する、ステップと、
2つのnfetを直列に接続するステップであって、前記2つのnfetの各々が4フィンに等しい前記第2のフィンカウントを有し、前記第1の論理セルの前記第1のn拡散領域上に形成された前記4フィンのうちの2つと別のn拡散領域上に形成された前記4フィンのうちの2つとが、前記第1のn拡散領域と直列に接続される、ステップとを含む、請求項19に記載の方法。 - 前記2つのpfetと前記2つのnfetとの間で少なくとも1つのポリ線を共有するステップを含む、請求項20に記載の方法。
- 前記2つのpfetと前記2つのnfetとの間の少なくとも1つのポリ線上に少なくとも1つのゲートビアを形成するステップを含む、請求項20に記載の方法。
- 前記少なくとも1つのゲートビアを金属−拡散(MD)層に接続するステップを含む、請求項22に記載の方法。
- 前記第2の論理セルが、各pfetが2フィンに等しい前記第1のフィンカウントを有し、少なくとも前記第2のp拡散領域を含む2つのp拡散領域内に形成される2つのpfetと、各nfetが2フィンに等しい前記第2のフィンカウントを有し、少なくとも前記第2のn拡散領域を含む2つのn拡散領域内に形成される2つのnfetとを含むインバータである、請求項23に記載の方法。
- 前記第1の論理セルの前記第1のp拡散領域と別のp拡散領域との間の少なくとも1つのポリ線上にポリカットを配置するステップを含む、請求項19に記載の方法。
- 前記第1もしくは第2のn拡散領域または第1もしくは第2のp拡散領域のうちの少なくとも1つのインプラントもしくはしきい電圧を調整するステップをさらに含む、請求項11に記載の方法。
- 前記第1もしくは第2のn拡散領域または第1もしくは第2のp拡散領域のうちの少なくとも1つの中に形成されたゲートのチャネル長を調整するステップをさらに含む、請求項11に記載の方法。
- finfetベースの論理セルを有する集積回路を設計する方法であって、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第1の全行高さ論理セルを含む第1の全行を形成するステップと、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第2の全行高さ論理セルを含む第2の全行を前記第1の全行に隣接して形成するステップであって、
前記第1の全行および前記第2の全行の2つ以上のp拡散領域はy方向に積み重ねられ、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、または
前記第1の全行および前記第2の全行の2つ以上のn拡散領域はy方向に積み重ねられ、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、ステップと、
前記第1の全行と前記第2の全行との間に1つまたは複数の副行を散在させるステップであって、前記1つまたは複数の副行のうちの少なくとも第1の副行が、少なくとも1つのp拡散領域および少なくとも1つのn拡散領域を含む第1の半行高さ論理セルを含み、
前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つに隣接し、かつ/または
前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つに隣接する、ステップとを含む方法。 - 前記第1の全行高さ論理セルに対して前記第2の全行高さ論理セルを垂直方向にミラー反転することなく、前記第2の全行高さ論理セルを形成するステップを含む、請求項28に記載の方法。
- 前記1つまたは複数の副行のうちの2つの隣接する副行の隣接する半行高さセルを、互いに対して垂直方向にミラー反転することによって、前記1つまたは複数の副行のうちの前記2つの隣接する副行の隣接する半行高さセルを形成するステップを含む、請求項28に記載の方法。
- 前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域、および前記第1の全行高さ論理セルまたは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つの拡散の長さを、少なくとも1つのp拡散フィルを用いて延ばすステップをさらに含む、請求項28に記載の方法。
- 前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域、および前記第1の全行高さ論理セルまたは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つの拡散の長さを、少なくとも1つのn拡散フィルを用いて延ばすステップをさらに含む、請求項28に記載の方法。
- プロセッサによって実行されると、finfetベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
2つ以上のp拡散領域であって、y方向に積み重ねられ、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
2つ以上のn拡散領域であって、前記y方向に積み重ねられ、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するためのコードを含み、
前記コードは、
異なるフィンカウントを有する第1のp拡散領域および第2のp拡散領域、または
異なるフィンカウントを有する第1のn拡散領域および第2のn拡散領域
のうちの少なくとも1つを有する前記第1の論理セルを形成することをさらに含む、非一時的コンピュータ可読記憶媒体。 - プロセッサによって実行されると、finfetベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
2つ以上のp拡散領域であって、y方向に積み重ねられ、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
2つ以上のn拡散領域であって、前記y方向に積み重ねられ、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するためのコードを含み、
前記コードは、
異なるレベルのp型インプラントによって形成された第1のp拡散領域および第2のp拡散領域、または
異なるレベルのn型インプラントによって形成された第1のn拡散領域および第2のn拡散領域
のうちの少なくとも1つを有する前記第1の論理セルを形成することをさらに含む、非一時的コンピュータ可読記憶媒体。 - プロセッサによって実行されると、finfetベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
2つ以上のp拡散領域であって、y方向に積み重ねられ、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、2つ以上のp拡散領域、または
2つ以上のn拡散領域であって、前記y方向に積み重ねられ、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、2つ以上のn拡散領域
のうちの少なくとも1つを有する少なくとも第1の論理セルを形成するためのコードを含み、
前記コードは、
比率論理を有する2入力NANDゲートとして前記第1の論理セルを形成することをさらに含み、第1のフィンカウントが第2のフィンカウントと異なる、非一時的コンピュータ可読記憶媒体。 - プロセッサによって実行されると、finfetベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
第1の論理セル境界を有する第1の論理セルを第2の論理セル境界を有する第2の論理セルに隣接して配置するためのコードであって、前記第1の論理セル境界および前記第2の論理セル境界が共通縁部を有し、
前記第1の論理セルが、第1のフィンカウントを有する第1のp拡散領域上に形成された少なくとも1つのpfetおよび第2のフィンカウントを有する第1のn拡散領域上に形成された少なくとも1つのnfetを含み、
前記第2の論理セルが、前記第1のフィンカウントを有する第2のp拡散領域上に形成された少なくとも1つのpfetおよび前記第2のフィンカウントを有する第2のn拡散領域上に形成された少なくとも1つのnfetを含む、
コードと、
前記共通縁部を横断し、前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域を接合する第1のp拡散フィル、または
前記共通縁部を横断し、前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域を接合する第1のn拡散フィル
のうちの少なくとも1つを形成するためのコードとを含む、非一時的コンピュータ可読記憶媒体。 - プロセッサによって実行されると、finfetベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第1の全行高さ論理セルを含む第1の全行を形成するためのコードと、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第2の全行高さ論理セルを含む第2の全行を前記第1の全行に隣接して形成するためのコードであって、
前記第1の全行および前記第2の全行の2つ以上のp拡散領域はy方向に積み重ねられ、前記2つ以上のp拡散領域の各々がx方向の2つ以上のフィンを含み、前記2つ以上のp拡散領域の各々がn型ウェル内にp型ドーピングを有するアイランドを含む、または
前記第1の全行および前記第2の全行の2つ以上のn拡散領域は前記y方向に積み重ねられ、前記2つ以上のn拡散領域の各々が前記x方向の2つ以上のフィンを含み、前記2つ以上のn拡散領域の各々がp型ウェル内にn型ドーピングを有するアイランドを含む、コードと、
前記第1の全行と前記第2の全行との間に1つまたは複数の副行を散在させるためのコードであって、前記1つまたは複数の副行のうちの少なくとも第1の副行が、少なくとも1つのp拡散領域および少なくとも1つのn拡散領域を含む第1の半行高さ論理セルを含み、
前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つに隣接し、かつ/または
前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つに隣接する、コードとを含む、非一時的コンピュータ可読記憶媒体。
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US10797078B2 (en) * | 2018-08-14 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company Limited | Hybrid fin field-effect transistor cell structures and related methods |
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US10783313B2 (en) * | 2018-08-30 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for improved cut metal patterning |
US10977418B2 (en) | 2018-09-28 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device with cell region, method of generating layout diagram and system for same |
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KR102539066B1 (ko) * | 2018-11-09 | 2023-06-01 | 삼성전자주식회사 | 서로 다른 타입의 셀들을 포함하는 집적 회로, 그 설계 방법 및 설계 시스템 |
US11030381B2 (en) * | 2019-01-16 | 2021-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leakage analysis on semiconductor device |
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KR102635671B1 (ko) * | 2019-03-21 | 2024-02-14 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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US11488947B2 (en) * | 2019-07-29 | 2022-11-01 | Tokyo Electron Limited | Highly regular logic design for efficient 3D integration |
US10796061B1 (en) | 2019-08-29 | 2020-10-06 | Advanced Micro Devices, Inc. | Standard cell and power grid architectures with EUV lithography |
KR20210028306A (ko) | 2019-09-03 | 2021-03-12 | 삼성전자주식회사 | 반도체 장치의 레이아웃 설계 방법 |
US20210134783A1 (en) * | 2019-10-30 | 2021-05-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure |
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US20060190893A1 (en) | 2005-02-24 | 2006-08-24 | Icera Inc. | Logic cell layout architecture with shared boundary |
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US7763534B2 (en) * | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
JP4791868B2 (ja) * | 2006-03-28 | 2011-10-12 | 株式会社東芝 | Fin−NAND型フラッシュメモリ |
US7838948B2 (en) | 2007-01-30 | 2010-11-23 | Infineon Technologies Ag | Fin interconnects for multigate FET circuit blocks |
JP4461154B2 (ja) * | 2007-05-15 | 2010-05-12 | 株式会社東芝 | 半導体装置 |
JP2009016418A (ja) * | 2007-07-02 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
US8141016B2 (en) | 2008-08-29 | 2012-03-20 | International Business Machines Corporation | Integrated design for manufacturing for 1×N VLSI design |
JP2010098081A (ja) * | 2008-09-16 | 2010-04-30 | Hitachi Ltd | 半導体装置 |
US8258577B2 (en) * | 2009-06-04 | 2012-09-04 | International Business Machines Corporation | CMOS inverter device with fin structures |
US8258572B2 (en) * | 2009-12-07 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM structure with FinFETs having multiple fins |
US10192859B2 (en) * | 2011-05-11 | 2019-01-29 | Texas Instruments Incorporated | Integrated circuits and processes for protection of standard cell performance from context effects |
US8595661B2 (en) * | 2011-07-29 | 2013-11-26 | Synopsys, Inc. | N-channel and p-channel finFET cell architecture |
KR101913457B1 (ko) * | 2012-01-13 | 2018-10-30 | 텔라 이노베이션스, 인코포레이티드 | 선형 FinFET 구조들을 갖는 회로들 |
US9252021B2 (en) * | 2012-02-09 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices |
US8723268B2 (en) | 2012-06-13 | 2014-05-13 | Synopsys, Inc. | N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch |
US8901615B2 (en) | 2012-06-13 | 2014-12-02 | Synopsys, Inc. | N-channel and P-channel end-to-end finfet cell architecture |
US9123565B2 (en) | 2012-12-31 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Masks formed based on integrated circuit layout design having standard cell that includes extended active region |
US8943455B2 (en) | 2013-03-12 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for layout verification for polysilicon cell edge structures in FinFET standard cells |
US9158877B2 (en) * | 2013-05-02 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell metal structure directly over polysilicon structure |
JP6281571B2 (ja) | 2013-08-28 | 2018-02-21 | 株式会社ソシオネクスト | 半導体集積回路装置 |
JP6281572B2 (ja) * | 2013-09-04 | 2018-02-21 | 株式会社ソシオネクスト | 半導体装置 |
JP2016029690A (ja) * | 2014-07-25 | 2016-03-03 | マイクロン テクノロジー, インク. | 半導体装置及びその製造方法 |
JP6449082B2 (ja) * | 2014-08-18 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6373686B2 (ja) * | 2014-08-22 | 2018-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20160111421A1 (en) | 2014-10-21 | 2016-04-21 | Mark S. Rodder | Multiple cpp for increased source/drain area for fets including in a critical speed path |
FI20150334A (fi) * | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
US9337099B1 (en) | 2015-01-30 | 2016-05-10 | Globalfoundries Inc. | Special constructs for continuous non-uniform active region FinFET standard cells |
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