JP2016029690A

JP2016029690A - 半導体装置及びその製造方法

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Publication number: JP2016029690A
Application number: JP2014151754A
Authority: JP
Inventors: 博昭竹谷; Hiroaki Takeya
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-07-25
Filing date: 2014-07-25
Publication date: 2016-03-03

Abstract

【課題】ビット拡散層を深く形成した構成において、微細化が進んでも、リフレッシュ特性や書込み特性を悪化させない半導体装置及びその製造方法を提供する。
【解決手段】活性領域１４０における第１拡散層３４０と第２拡散層３２０との間にて半導体基板に形成された第１トレンチ１６０内に第１ゲート電極２７０が形成された第１トランジスタ４５０と、活性領域１４０における第２拡散層３２０と第３拡散層３５０との間にて半導体基板に形成された第２トレンチ１７０内に第２ゲート電極２８０が形成された第２トランジスタ４６０と、を備える。第１トレンチ１６０は、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、第２トレンチ１７０は、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、第１拡散層３４０から第２拡散層３２０への方向と、第３拡散層３５０から第２拡散層３２０への方向と、が交差している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の微細化が進められている。一般的にＤＲＡＭのセルトランジスタは、ビット線を共有する２つのトランジスタが隣接するように配置される。また、微細化に伴うトランジスタの性能の低下を抑制するために、半導体基板にトレンチを形成し、当該トレンチにゲート絶縁膜を介してゲート電極（ワード線）を埋め込んだトレンチゲート型トランジスタが用いられている。これによって、ゲート長が確保され、オフリークを低減させることができる。また、さらなる微細化に伴うトランジスタの性能の低下を抑制するために、ゲート電極（ワード線）を埋め込むトレンチの底部をフィン状（又は鞍状）に形成したサドルフィンを有するトレンチゲート型トランジスタが用いられている。これにより、電子の経路であるチャネルに対し上面、右側面、及び左側面の３方向からゲート電極の電位を印加することで、トランジスタのＯＮ／ＯＦＦ性能を向上させることができる。

特開２０１２−２３４９６４号公報

以下の分析は、本願発明者により与えられる。

ところが、このようなトレンチゲート型トランジスタをさらに微細化すると、ビットコンタクトと接続された拡散層（ビット拡散層）を共有するトレンチゲート型トランジスタ間で、選択されたトレンチゲート型トランジスタ（選択トランジスタ）のスイッチング動作を繰り返すうちに選択されていないトレンチゲート型トランジスタ（非選択トランジスタ）に接続された容量素子の電荷を破壊するディスターブ不良が顕在化する。つまり、非選択トランジスタに接続された容量素子で電荷を蓄積している場合（“１”データが書き込まれている場合）、選択トランジスタから非選択トランジスタに吐き出された電子により、非選択トランジスタに接続された容量素子で蓄積される電荷が減少する可能性がある（詳しくは後述）。そこで、このようなディスターブ不良を抑制するべく、特許文献１に記載の発明のようにイオン注入でビット拡散層を深く形成することで、選択トランジスタからの電子をビット拡散層で吸収しやすくし、選択トランジスタから非選択トランジスタに電子が流入しないようにすることが考えられる。

しかしながら、特許文献１に記載の発明のようにイオン注入でビット拡散層を深く形成した構成において、さらに微細化が進むと、ビット拡散層に注入された不純物が容量コンタクトに接続される拡散層（容量拡散層）にも分布するようになり、接合電界が増加し、リフレッシュ特性が悪化する可能性がある。また、ビット拡散層の深い部分は主にイオン注入のチャネリングで形成されるが、チャネリングするイオンを増やすためにドーズ量を増加させると、ビットコンタクトとビット拡散層との間の接合容量が増加し、容量素子への書込み特性が悪化する可能性がある。そのため、ディスターブ不良の発生原理からもたらされる解決策を、別の視点から考える必要がある。

本発明の第１の視点においては、半導体装置において、活性領域における第１拡散層と第２拡散層との間にて半導体基板に形成された第１トレンチ内に第１ゲート電極が形成された第１トランジスタと、前記活性領域における前記第２拡散層と第３拡散層との間にて前記半導体基板に形成された第２トレンチ内に第２ゲート電極が形成された第２トランジスタと、を備え、前記第１トレンチは、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、前記第２トレンチは、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、前記第１拡散層から前記第２拡散層への方向と、前記第３拡散層から前記第２拡散層への方向と、が交差していることを特徴とする。

本発明の第２の視点においては、半導体装置の製造方法において、半導体基板に第１の方向に所定ピッチで配された第１素子分離領域を形成する工程と、前記半導体基板に前記第１の方向に対して直角である方向に別の所定ピッチで配された第２素子分離領域を形成する工程と、前記第１素子分離領域と前記第２素子分離領域とによって区画された活性領域に、第１拡散層と第２拡散層との間にて前記半導体基板に形成された第１トレンチ内に第１ゲート電極が形成された第１トランジスタと、前記活性領域における前記第２拡散層と第３拡散層との間にて前記半導体基板に形成された第２トレンチ内に第２ゲート電極が形成された第２トランジスタと、を形成する工程と、を含み、前記第１トレンチは、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、前記第２トレンチは、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、前記第１素子分離領域を形成する工程では、前記第１拡散層から前記第２拡散層への方向と、前記第３拡散層から前記第２拡散層への方向と、が交差するように、前記第１素子分離領域を屈曲した形状に形成することを特徴とする。

本発明によれば、活性領域において第２拡散層を共有する２つの第１トランジスタ及び第２トランジスタの一方のトランジスタのサドルフィンの鞍部付近にできた反転層から電子が吐き出されても、他方のトランジスタの容量拡散層に到達しにくくなるので、ディスターブ不良の発生頻度を低下させることができ、微細化が進んでもリフレッシュ特性や容量素子への書込み特性を悪化させないようにすることができる。

本発明の一実施形態に係る半導体装置の主要部分のレイアウトの一例を模式的に示した平面図である。本発明の一実施形態に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図である。本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の周辺を、アイソメ図法を用いて模式的に示した斜視図である。本発明の一実施形態に係る半導体装置の主要部分の第５の方向Ｕに沿った図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。本発明の一実施形態に係る半導体装置の主要部分の構成部の位置関係を示した模式図である。本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第１の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第２の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第３の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。本発明の一実施形態に係る半導体装置の主要部分の製造方法の第１の工程を模式的に示した（ａ）平面図、（ｂ）図１のＡ−Ａ断面を模式的に示した断面図である。本発明の一実施形態に係る半導体装置の主要部分の製造方法の第２の工程を模式的に示した（ａ）平面図、（ｂ）図１のＡ−Ａ断面を模式的に示した図９に続く断面図である。本発明の一実施形態に係る半導体装置の主要部分の製造方法の第３の工程を模式的に示した（ａ）平面図、（ｂ）図１のＡ−Ａ断面を模式的に示した図１０に続く断面図である。本発明の一実施形態に係る半導体装置の主要部分の製造方法の第４の工程を模式的に示した（ａ）平面図、（ｂ）図１のＡ−Ａ断面を模式的に示した図１１に続く断面図である。従来例に係る半導体装置の主要部分のレイアウトの一例を模式的に示した平面図である。従来例に係る半導体装置の主要部分の第３の方向Ｗに沿った図１３のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図である。従来例に係る半導体装置の主要部分における第１活性領域の周辺を、アイソメ図法を用いて模式的に示した斜視図である。従来例に係る半導体装置の主要部分の構成部の位置関係を示した模式図である。従来例に係る半導体装置での隣接ゲートスイッチング回数と不良ビット数との関係を模式的に示したグラフである。

本発明の実施形態に係る半導体装置について説明する前に、「発明が解決しようとする課題」で示したディスターブ不良のメカニズムについて図面を用いて説明する。

図１３は、ビット拡散層を共有する２つのトレンチゲート型トランジスタ周辺の平面図である。図１４は、ビット拡散層を共有する２つのトレンチゲート型トランジスタの中心に沿った図１３のＡ−Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。図１４では、Ｐ型拡散領域１１２を白抜きにして、電子反転層のＯＦＦ直後の形態（反転層第３の形態５３０）が分かりやすいようにしている。図１５は、図１３及び図１４の各構成部の位置関系を明確にするために、アイソメ図法を用いハッチング無しにした図である。

図１３及び図１４を参照すると、第１セルトランジスタ４５０と第２セルトランジスタ４６０が一つの活性領域１４０内にビット拡散層３２０を共有するように配置されている。平面的に見ると、第１半導体ピラー２００の第１容量拡散層３４０、第１サドルフィン１６５、第２半導体ピラー２１０のビット拡散層３２０、第２サドルフィン１７５、第３半導体ピラー２２０の第２容量拡散層３５０の順に第３の方向Ｗ（ＸＹ面にある方向Ｗ）に沿って直線状に配置される。図１５に各部の位置関係を立体的に示す。

発明者は、ＤＲＡＭ等の半導体装置においてディスターブ不良が発生するという課題を解決するために、シミュレーション等を繰り返した結果、ディスターブ不良が次のように発生することを突き止めた。

図１４を参照すると、第２セルトランジスタ４６０をＯＦＦ状態のままとし、第１セルトランジスタ４５０をＯＮ状態（導通状態）からＯＦＦ状態（不通状態）に切り替えるため第１ゲート電極２７０に負電位を供給し実際にＯＦＦした直後の過渡状態を示している。電子反転層が反転層第３の形態５３０をなし、反転層第３の形態５３０は、第１半導体ピラー２００内で第１容量拡散層３４０と接続した反転層第３の形態第２の部分５３２と、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０内でどことも接続しない反転層第３の形態第１の部分５３１と、第２半導体ピラー２１０内で第１ビット拡散層３２０と接続した反転層第３の形態第３の部分５３３と、に３分割される。

ここで、反転層第３の形態第２の部分５３２にある電子は第１容量拡散層３４０に吸収され、反転層第３の形態第３の部分５３３にある電子はビット拡散層３２０に吸収されるが、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０内の反転層第３の形態第１の部分５３１にある電子は第１サドルフィン１６５の鞍面（図４の１６６に相当）及び側面（図４の１６７、１６８に相当）の電位に押されて、側面（図４の１６７、１６８に相当）に沿った方向（第３の方向Ｗ）の先にある第１活性領域１４０に吐き出される。

反転層第３の形態第１の部分５３１から吐き出された電子の大部分は、空乏層中に発生する電界に従って、第１容量拡散層３４０及びビット拡散層３２０に吸収されるが、吐き出された電子の一部の進む第３の方向Ｗの先にちょうど第２セルトランジスタ４６０を構成する第２サドルフィン１７５がある。そのため、反転層第３の形態第１の部分５３１から吐き出された電子の一部は、第２セルトランジスタ４６０を構成する第２サドルフィン１７５によって３方向囲まれた位置にある第１活性領域１４０を通過して第２セルトランジスタ４６０の第２容量拡散層３５０に到達する。第２容量拡散層３５０に到達した電子は、容量コンタクトプラグ（図２の４３０に相当）を介して接続された容量素子（図２の４４０に相当）に吸収される。この時、第２セルトランジスタ４６０の容量素子（図示せず；図２の第２容量拡散層３５０に電気的に接続された容量素子４４０に相当）に“１”データが書き込まれている場合、第２セルトランジスタ４６０の容量素子に吸収された電子により“１”データを保持するための電荷が減少（電荷を破壊）することによってディスターブ不良が発生する。

つまり、従来例に係る半導体装置では、図１６のように、第１容量拡散層３４０、第１サドルフィン１６５、ビット拡散層３２０、第２サドルフィン１７５、第２容量拡散層３５０が第３の方向Ｗに直線状に配置されるため、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域（図１４の１４０）内の反転層第３の形態第１の部分（図１４の５３１）から吐き出された電子の一部は、実線の矢印の方向（第３の方向Ｗ）にある第２容量拡散層３５０に到達していた。

図１７は、従来例に係る半導体装置における“１”データを書き込んだＤＲＡＭセルの隣接トランジスタのゲート電極をスイッチングした回数（隣接ゲートスイッチング回数）と、書き込んだ“１”データが破壊されたＤＲＡＭセルのビット数（不良ビット数）との関係を示している。このように、隣接ゲートスイッチング回数が増えると不良ビット数が増える。

そこで、発明者は、ディスターブ不良の発生原理からもたらされる課題を以下のようにして解決した。

［実施形態］
本発明の一実施形態に係る半導体装置について図面を用いて説明する。図１は、本発明の一実施形態に係る半導体装置の主要部分のレイアウトの一例を模式的に示した平面図である。図２は、本発明の一実施形態に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図である。図３は、本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の周辺を、アイソメ図法を用いて模式的に示した斜視図である。図４は、本発明の一実施形態に係る半導体装置の主要部分の第５の方向Ｕに沿った図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。図５は、本発明の一実施形態に係る半導体装置の主要部分の構成部の位置関係を示した模式図である。

まず、図１を参照して、本実施形態に係る半導体装置１００の主要部分の平面的な配置について説明する。なお、図１は、第１半導体ピラー２００と第１容量拡散層３４０との界面におけるＤＲＡＭメモリセルのレイアウトを示した平面図に相当する。また、図１の平面図では、図面を見やすくするために、埋め込みワード線より上方に形成されるビット線やキャパシタは、省略している。

半導体装置１００は、ＸＹ面において、第４の方向Ｖに延在する第１素子分離領域第１部分１２２と、第３の方向Ｗに延在する第１素子分離領域第２部分１２３と、が交互に繰り返した第１素子分離領域１２０が第２の方向Ｙに所定の間隔をおいて配されている。また、半導体装置１００は、ＸＹ面において、第２の方向Ｙに延在する第２素子分離領域１３０、第１ゲートトレンチ１６０、第２ゲートトレンチ１７０、第２素子分離領域１３０、第３ゲートトレンチ１８０、第４ゲートトレンチ１９０がこの順に繰り返して第１の方向Ｘに所定の間隔をおいて配されている。

第１素子分離領域１２０は、第２の方向Ｙに隣り合う第１活性領域１４０間を電気的に分離するとともに、第２の方向Ｙに隣り合う第２活性領域１５０間を電気的に分離する領域である。第１素子分離領域１２０は、半導体基板（図２の１１０）の表面部分に第２の方向Ｙに最少露光寸法Ｆの２倍のピッチ（以降、ピッチＬ３）で繰り返し配置される。第１素子分離領域１２０は、ＸＹ面において、第１素子分離領域第１部分１２２と、第１素子分離領域第２部分１２３と、を交互に繰り返した構成となっている。

第１素子分離領域第１部分１２２は、第１の方向Ｘに対して反時計回りに所定角度（第１の方向Ｘに対して時計回りに−θ）だけ傾いた第４の方向Ｖに延在する部分である。第１素子分離領域第１部分１２２は、第１の方向Ｘに最少露光寸法Ｆの６倍の幅（以降、幅Ｌ１）となっており、かつ、第２の方向Ｙに最少露光寸法Ｆの幅（以降、幅Ｌ２）となっている。

第１素子分離領域第２部分１２３は、第１の方向Ｘに対して時計回りに所定角度（θ）だけ傾いた第３の方向Ｗに延在する部分である。第１素子分離領域第２部分１２３は、第１の方向Ｘに幅Ｌ１となっており、かつ、第２の方向Ｙに幅Ｌ２となっている。

第２素子分離領域１３０は、第３の方向Ｗ及び第４の方向Ｖに隣り合う第１活性領域１４０と第２活性領域１５０との間を電気的に分離する領域である。第２素子分離領域１３０は、半導体基板（図２の１１０）の表面にて、第１素子分離領域第１部分１２２の中央部と、第１素子分離領域第２部分１２３の中央部と、のそれぞれに位置するように第２の方向Ｙに延在して配される。第２素子分離領域１３０は、半導体基板（図２の１１０）の表面部分に第１の方向に最少露光寸法Ｆ（以降、幅Ｌ４）となっている。第２素子分離領域１３０は、第１の方向ＸにピッチＬ１で繰り返し配置される。

第１素子分離領域１２０と第２素子分離領域１３０で区画された半導体基板（図２の１１０）の表面部分には、第１活性領域１４０及び第２活性領域１５０が配されている。第１活性領域１４０は、第３の方向Ｗに沿った第１の部分１４１と、第４の方向Ｖに沿った第２の部分１４２と、からなる。第１の部分１４１には、第１セルトランジスタ４５０が形成される。第２の部分１４２には、第２セルトランジスタ４６０が形成される。第２活性領域１５０は、第４の方向Ｖに沿った第３の部分１５１と、第３の方向Ｗに沿った第４の部分１５２と、からなる。第３の部分１５１には、第３セルトランジスタ４７０が形成される。第４の部分１５２には、第４セルトランジスタ４８０が形成される。

第１ゲートトレンチ１６０は、第１ゲート電極２７０がゲート絶縁膜（図２の２６０）を介して埋め込まれる溝である。第１ゲートトレンチ１６０は、第２の方向Ｙに延在し、第１の方向Ｘに最少露光寸法Ｆ（以降、幅Ｌ５）となっている。第２ゲートトレンチ１７０は、第２ゲート電極２８０がゲート絶縁膜(図２の２６０)を介して埋め込まれる溝である。第２ゲートトレンチ１７０は、第２の方向Ｙに延在し、第１の方向Ｘに幅Ｌ５となっている。第１ゲートトレンチ１６０と第２ゲートトレンチ１７０とは、第１活性領域１４０を第１の方向Ｘにて、最少露光寸法Ｆ（以降、幅Ｌ７）の第１半導体ピラー２００と、最少露光寸法Ｆ（以降、幅Ｌ６）の第２半導体ピラー２１０と、幅Ｌ７の第３半導体ピラー２２０と、に分けるように配置される。

第３ゲートトレンチ１８０は、第３ゲート電極２９０がゲート絶縁膜(図２の２６０)を介して埋め込まれる溝である。第３ゲートトレンチ１８０は、第２の方向Ｙに延在し、第１の方向Ｘに幅Ｌ５となっている。第４ゲートトレンチ１９０は、第４ゲート電極３００がゲート絶縁膜(図２の２６０)を介して埋め込まれる溝である。第４ゲートトレンチ１９０は、第２の方向Ｙに延在し、第１の方向Ｘに幅Ｌ５となっている。第３ゲートトレンチ１８０と第４ゲートトレンチ１９０とは、第２活性領域１５０を第１の方向Ｘにて、幅Ｌ７の第４半導体ピラー２３０と、幅Ｌ６の第５半導体ピラー２４０と、幅Ｌ７の第６半導体ピラー２５０と、に分けるように配置される。

半導体ピラー２００、２１０、２２０、２３０、２４０、２５０は、半導体基板（図２の１１０）に形成されたＰ型拡散領域１１２の柱状の部分である。

第１半導体ピラー２００は、第１活性領域１４０における第２素子分離領域１３０と第１ゲートトレンチ１６０と第１素子分離領域１２０によって区画された領域に形成され、第１半導体ピラー２００の上部に第１容量拡散層３４０が形成されている。第２半導体ピラー２１０は、第１活性領域１４０における第１ゲートトレンチ１６０と第２ゲートトレンチ１７０と第１素子分離領域１２０によって区画された領域に形成され、第２半導体ピラー２１０の上部に第１ビット拡散層３２０が形成されている。第３半導体ピラー２２０は、第１活性領域１４０における第２ゲートトレンチ１７０と第２素子分離領域１３０と第１素子分離領域１２０によって区画された領域に形成され、第３半導体ピラー２２０の上部に第２容量拡散層３５０が形成されている。

第４半導体ピラー２３０は、第２活性領域１５０における第２素子分離領域１３０と第３ゲートトレンチ１８０と第１素子分離領域１２０によって区画された領域に形成され、第４半導体ピラー２３０の上部に第３容量拡散層３６０が形成されている。第５半導体ピラー２４０は、第２活性領域１５０における第３ゲートトレンチ１８０と第４ゲートトレンチ１９０と第１素子分離領域１２０によって区画された領域に形成され、第５半導体ピラー２４０の上部に第２ビット拡散層３３０が形成されている。第６半導体ピラー２５０は、第２活性領域１５０における第４ゲートトレンチ１９０と第２素子分離領域１３０と第１素子分離領域１２０によって区画された領域に形成され、第６半導体ピラー２５０の上部に第４容量拡散層３７０が形成されている。

第１ゲート電極２７０は、第１ゲートトレンチ１６０内にゲート絶縁膜（図２の２６０）を介して第１活性領域１４０の第１の部分１４１（第１半導体ピラー２００及び第２半導体ピラー２１０を含む）に接するように配置される。第２ゲート電極２８０は、第２ゲートトレンチ１７０内にゲート絶縁膜（図２の２６０）を介して第１活性領域１４０の第２の部分１４２（第２半導体ピラー２１０及び第３半導体ピラー２２０を含む）に接するように配置される。第３ゲート電極２９０は、第３ゲートトレンチ１８０内にゲート絶縁膜（図２の２６０）を介して第２活性領域１５０の第３の部分１５１（第４半導体ピラー２３０及び第５半導体ピラー２４０を含む）に接するように配置される。第４ゲート電極３００は、第４ゲートトレンチ１９０内にゲート絶縁膜（図２の２６０）を介して第２活性領域１５０の第４の部分１５２（第５半導体ピラー２４０及び第６半導体ピラー２５０を含む）に接するように配置される。

第１ビット拡散層３２０は、第２半導体ピラー２１０の上部に形成される。第２ビット拡散層３３０は、第５半導体ピラー２４０の上部に形成される。第１容量拡散層３４０は、第１半導体ピラー２００の上部に形成される。第２容量拡散層３５０は、第３半導体ピラー２２０の上部に形成される。第３容量拡散層３６０は、第４半導体ピラー２３０の上部に形成される。第４容量拡散層３７０は、第６半導体ピラー２５０の上部に形成される。

第１セルトランジスタ４５０は、第１活性領域１４０の第１の部分１４１（第１半導体ピラー２００及び第２半導体ピラー２１０を含む）と、ゲート絶縁膜（図２の２６０）と、第１ゲート電極２７０と、第１ビット拡散層３２０と、第１容量拡散層３４０と、で構成される。第２セルトランジスタ４６０は、第１活性領域１４０の第２の部分１４２（第２半導体ピラー２１０及び第３半導体ピラー２２０を含む）と、ゲート絶縁膜（図２の２６０）と、第２ゲート電極２８０と、第１ビット拡散層３２０と、第２容量拡散層３５０と、で形成される。

第３セルトランジスタ４７０は、第２活性領域１５０の第３の部分１５１（第４半導体ピラー２３０及び第５半導体ピラー２４０を含む）と、ゲート絶縁膜（図２の２６０）と、第３ゲート電極２９０と、第２ビット拡散層３３０と、第３容量拡散層３６０と、で構成される。第４セルトランジスタ４８０は、第２活性領域１５０の第４の部分１５２（第５半導体ピラー２４０及び第６半導体ピラー２５０を含む）と、ゲート絶縁膜（図２の２６０）と、第４ゲート電極３００と、第２ビット拡散層３３０と、第４容量拡散層３７０と、で構成される。

次に、図２を参照して説明する。図２は、第１セルトランジスタ４５０の中心を通り、かつ、第３の方向Ｗに沿った図１のＡ−Ａ断面を、第１の方向Ｘの長さと図２内の第１の方向Ｘの長さとを合わせるために、第１の方向Ｘに沿った垂直面に投影した断面を示している。なお、本発明に関わらない部分については、適宜、省略または模式化している。

半導体装置１００は、半導体基板１１０上にセルトランジスタ４５０、４８０（図示されていない図１の４６０、４７０を含む）及び容量素子４４０が形成された装置である。

半導体基板１１０には、例えば、シリコン基板を用いることができる。半導体基板１１０の上部には、Ｐ型不純物が拡散したＰ型拡散領域１１２が形成されている。Ｐ型拡散領域１１２は、半導体基板１１０の表面１１０ａから所定の深さ（例えば、深さ２５０ｎｍ；以降、深さＨ１）まで配される。Ｐ型拡散領域１１２の所定の位置には、第１素子分離領域１２０（第１素子分離領域第１部分１２２、第１素子分離領域第２部分１２３）及び第２素子分離領域１３０が形成されている。Ｐ型拡散領域１１２のうち第１素子分離領域１２０と第２素子分離領域１３０とで区画された部分は、活性領域１４０、１５０となる。

Ｐ型拡散領域１１２は、第１活性領域１４０における第２素子分離領域１３０と第１ゲート電極２７０との間の部分に柱状の第１半導体ピラー２００を有する。Ｐ型拡散領域１１２は、第１活性領域１４０における第１ゲート電極２７０と第２ゲート電極２８０との間の部分に柱状の第２半導体ピラー２１０を有する。Ｐ型拡散領域１１２は、第１活性領域１４０における第２ゲート電極２８０と第２素子分離領域１３０との間の部分（図２に表れていない部分）に柱状の第３半導体ピラー（図１の２２０）を有する。

Ｐ型拡散領域１１２は、第２活性領域１５０における第２素子分離領域１３０と第３ゲート電極２９０との間の部分（図２に表れていない部分）に柱状の第４半導体ピラー（図１の２３０）を有する。Ｐ型拡散領域１１２は、第２活性領域１５０における第３ゲート電極２９０と第４ゲート電極３００との間の部分に柱状の第５半導体ピラー２４０を有する。Ｐ型拡散領域１１２は、第２活性領域１５０における第４ゲート電極３００と第２素子分離領域１３０との間の部分に柱状の第６半導体ピラー２５０を有する。

第１素子分離領域１２０及び第２素子分離領域１３０は、図１の平面的な配置で半導体基板１１０の表面１１０ａから所定の深さ（例えば、深さ２００ｎｍ；以降、深さＨ２）の範囲に配置される。第１素子分離領域１２０と第２素子分離領域１３０とで区画された半導体基板１１０の表面１１０ａから深さＨ１までの部分を第１活性領域１４０及び第２活性領域１５０と称する。

第１層間絶縁膜３８０は、所定の厚さ（例えば、２０ｎｍの厚さ；以降、厚さＨ６）で半導体基板１１０の表面１１０ａの上に配置される。

ゲートトレンチ１６０、１７０、１８０、１９０は、第１ゲート電極２７０がゲート絶縁膜（図２の２６０）を介して埋め込まれる溝である。ゲートトレンチ１６０、１７０、１８０、１９０は、図１の平面的な配置で第１層間絶縁膜３８０を貫通し、第１素子分離領域１２０の部分で半導体基板１１０の表面１１０ａから所定の深さ（例えば；深さ１５０ｎｍ；以降、深さＨ３）の範囲に配置され、かつ、第１活性領域１４０及び第２活性領域１５０の部分では半導体基板１１０の表面１１０ａから別の所定の深さ（例えば、深さ１００ｎｍ；以降、深さＨ４）の範囲に配置される。ゲートトレンチ１６０、１７０、１８０、１９０は、底部をフィン状（又は鞍状）に形成したサドルフィン１６５、１７５、１８５、１９５を有する。

サドルフィン１６５、１７５、１８５、１９５の鞍面１６６、１７６、１８６、１９６の第２方向Ｙの幅（図１のＬ８）は、ゲートトレンチ１６０、１７０、１８０、１９０の幅Ｌ５と、第２半導体ピラーの第１の方向Ｘの幅Ｌ６と、第１活性領域１４０の第１の部分１４１の第１の方向Ｘに対する傾きθと、を用いた数式『（Ｌ５＋Ｌ６）ｓｉｎθ』より短くなるように設定する。これにより、第１ゲートトレンチ１６０の第１底面１６１が第１サドルフィン１６５となり、第２ゲートトレンチ１７０の第２底面１７１が第２サドルフィン１７５となり、第３ゲートトレンチ１８０の第３底面１８１が第３サドルフィン１８５となり、第４ゲートトレンチ１９０の第４底面１９１が第４サドルフィン１９５となる。

ゲート絶縁膜２６０は、ゲートトレンチ１６０、１７０、１８０、１９０（サドルフィン１６５、１７５、１８５、１９５を含む）の中に現れたＰ型拡散領域１１２（半導体ピラー２００、２１０、２２０、２３０、２４０、２５０を含む）の表面に形成される。

第１ゲート電極２７０は、第１ゲートトレンチ１６０内にてゲート絶縁膜２６０を介して埋め込まれた電極である。ゲート絶縁膜２６０を含む第１ゲート電極２７０は、第１活性領域１４０において深さＨ５の位置から深さＨ４までの部分に配置され、第１素子分離領域１２０おいて深さＨ５の位置から深さＨ３までの部分に配置される。

第２ゲート電極２８０は、第２ゲートトレンチ１７０内にてゲート絶縁膜２６０を介して埋め込まれた電極である。ゲート絶縁膜２６０を含む第２ゲート電極２８０は、第１活性領域１４０において深さＨ５の位置から深さＨ４までの部分に配置され、第１素子分離領域１２０おいて深さＨ５の位置から深さＨ３までの部分に配置される。

第３ゲート電極２９０は、第３ゲートトレンチ１８０内にてゲート絶縁膜２６０を介して埋め込まれた電極である。ゲート絶縁膜２６０を含む第３ゲート電極２９０は、第２活性領域１５０において深さＨ５の位置から深さＨ４までの部分に配置され、第１素子分離領域１２０おいて深さＨ５の位置から深さＨ３までの部分に配置される。

第４ゲート電極３００は、第４ゲートトレンチ１９０内にてゲート絶縁膜２６０を介して埋め込まれた電極である。ゲート絶縁膜２６０を含む第４ゲート電極３００は、第２活性領域１５０において深さＨ５の位置から深さＨ４までの部分に配置され、第１素子分離領域１２０おいて深さＨ５の位置から深さＨ３までの部分に配置される。

ゲートトレンチ１６０、１７０、１８０、１９０内のゲート電極２７０、２８０、２９０、３００上には、キャップ絶縁膜３１０が埋め込まれている。キャップ絶縁膜３１０の上面３１０ａは、第１層間絶縁膜３８０の表面３８０ａと面一になっている。

第１ビット拡散層３２０は、第２半導体ピラー２１０の表面１１０ａから所定の深さ（例えば、７０ｎｍ；以降、深さＨ５）までの部分に配置される。第２ビット拡散層３３０は、第５半導体ピラー２４０の表面１１０ａから深さＨ５までの部分に配置される。

第１容量拡散層３４０は、第１半導体ピラー２００の表面１１０ａから深さＨ５までの部分に配置される。第２容量拡散層３５０は、第３半導体ピラー２２０の表面１１０ａから深さＨ５までの部分に配置される。第３容量拡散層３６０は、第４半導体ピラー２３０の表面１１０ａから深さＨ５までの部分に配置される。第４容量拡散層３７０は、第６半導体ピラー２５０の表面１１０ａから深さＨ５までの部分に配置される。

第１セルトランジスタ４５０は、第１活性領域１４０の第１の部分１４１（第１半導体ピラー２００及び第２半導体ピラー２１０を含む）と、ゲート絶縁膜２６０と、第１ゲート電極２７０と、第１ビット拡散層３２０と、第１容量拡散層３４０と、で構成される。第２セルトランジスタ４６０は、第１活性領域１４０の第２の部分１４２（第２半導体ピラー２１０及び第３半導体ピラー２２０を含む）と、ゲート絶縁膜２６０と、第２ゲート電極２８０と、第１ビット拡散層３２０と、第２容量拡散層３５０と、で構成される。第３セルトランジスタ４７０は、第２活性領域１５０の第３の部分１５１（第４半導体ピラー２３０及び第５半導体ピラー２４０を含む）と、ゲート絶縁膜２６０と、第３ゲート電極２９０と、第２ビット拡散層３３０と、第３容量拡散層３６０と、で構成される。第４セルトランジスタ４８０は、第２活性領域１５０の第４の部分１５２（第５半導体ピラー２４０及び第６半導体ピラー２５０を含む）と、ゲート絶縁膜２６０と、第４ゲート電極３００と、第２ビット拡散層３３０と、第４容量拡散層３７０と、で構成される。

ビット線３９０は、キャップ絶縁膜３１０の上面３１０ａを含む第１層間絶縁膜３８０の表面３８０ａ上の所定の位置に配置されるとともに、第１層間絶縁膜３８０を貫通して、対応する第１ビット拡散層３２０、第２ビット拡散層３３０と接続される配線である。ビット線３９０の上面には、カバー絶縁膜４００が配置される。カバー絶縁膜４００を含むビット線３９０の側面には、ライナー膜４１０が配置される。

キャップ絶縁膜３１０、ライナー膜４１０、ビット線３９０、及び、カバー絶縁膜４００を第１層間絶縁膜３８０上には、第２層間絶縁膜４２０が形成されている。

容量コンタクトプラグ４３０は、第２層間絶縁膜４２０及び第１層間絶縁膜３８０を貫通し、対応する第１容量拡散層３４０、第２容量拡散層（図１の３５０）、第３容量拡散層（図１の３６０）、第４容量拡散層３７０のそれぞれに独立して接続するように配置される。容量素子４４０は、対応する容量コンタクトプラグ４３０に電気的に接続される。

なお、図３は、図１及び図２の各部の位置関系を明確にするために、第１活性領域１４０の周辺を、アイソメ図法を用いてハッチングを無しにした図である。

次に、図４及び図５を用いて、第１サドルフィン１６５と第２サドルフィン１７５の位置関係について説明する。図４は、第１サドルフィン１６５の中心を通り、かつ、第３の方向Ｗに直角な面で第１サドルフィンを切断した断面図（図１のＢ−Ｂ断面）である。説明を分かりやすくするために、第２サドルフィン１７５の各部の位置を破線で示している。図５は、第１サドルフィン１６５と第２サドルフィン１７５の位置関係を模式的に示したものである。

第１活性領域１４０は図５のように屈曲しているため、第１サドルフィン１６５の第１鞍面１６６、第１３側面１６７及び第１４側面１６８を第３の方向Ｗに向かって見通した先に、第１素子分離領域１２０と第２サドルフィン１７５の第２４側面１７８が存在する。このため、第２サドルフィン１７５を抜けて第３半導体ピラー２２０に至る経路の断面積が非常に小さくなる。したがって、第１サドルフィン１６５の中心から第２サドルフィン１７５の方向へ電子が吐き出されても第２サドルフィン１７５を通り抜けて第３半導体ピラー２２０へ到達する可能性が少なくなる。

次に、本発明の一実施形態に係る半導体装置の動作のシミュレーションを行った結果を図面を用いて説明する。図６は、本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第１の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。図７は、本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第２の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。図８は、本発明の一実施形態に係る半導体装置の主要部分における第１活性領域の反転層第３の形態を模式的に示した（ａ）図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図、（ｂ）図１のＢ−Ｂ断面の第１サドルフィンの周辺を模式的に示した断面図である。

なお、図６〜図８のいずれもＰ型拡散領域１１２を白抜きにして、電子反転層のそれぞれの時点での形態（反転層第１の形態５１０、反転層第２の形態５２０、反転層第３の形態５３０）が分かりやすいようにしている。なお、第１活性領域１４０と第２活性領域１５０の形が異なるが本発明上の機能は同じであるため、第１活性領域１４０の第１セルトランジスタ４５０を用いて説明する。

まず、図６は、第１ゲート電極２７０に正電位を供給して第１セルトランジスタ４５０がＯＮ状態、かつ、第２ゲート電極２８０をＯＦＦとして第２セルトランジスタ（図１の４６０）がＯＦＦ状態を示す。第１セルトランジスタ４５０では、電子反転層が反転層第１の形態５１０をなし、第１半導体ピラー２００と、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０と、第２半導体ピラー２１０とを経由して、第１ビット拡散層３２０と第１容量拡散層３４０とを電気的に接続している。

次に、図７は、第２ゲート電極２８０をＯＦＦとして第２セルトランジスタ（図１の４６０）をＯＦＦ状態のままとし、第１セルトランジスタ４５０をＯＮ状態からＯＦＦ状態に切り替えるために第１ゲート電極２７０に負電位を供給した直後の過渡状態を示す。電子反転層が反転層第２の形態５２０をなし、第１半導体ピラー２００と、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０と、第２半導体ピラー２１０と、を経由して、第１ビット拡散層３２０と第１容量拡散層３４０とを電気的に接続しているものの、第１ゲート電極２７０の負電荷に押されて第１ゲート電極２７０から離れた位置で細っている。特に、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０では、図７（ｂ）に示すように、第１鞍面１６６、第１３側面１６７、第１４側面１６８の３方向から負電荷に押されて第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０の中心部分に集まっている。

次に、図８は、第２ゲート電極２８０をＯＦＦとして第２セルトランジスタ４６０をＯＦＦ状態のままとし、第１セルトランジスタ４５０をＯＮ状態からＯＦＦ状態に切り替えるため第１ゲート電極２７０に負電位を供給し実際にＯＦＦとした直後の過渡状態を示す。電子反転層が反転層第３の形態５３０をなし、第１半導体ピラー２００内で第１容量拡散層３４０と接続した反転層第３の形態第２の部分５３２と、第１サドルフィン１６５によって３方向囲まれた位置の第１活性領域１４０内でどことも接続しない反転層第３の形態第１の部分５３１と、第２半導体ピラー２１０内で第１ビット拡散層３２０と接続した反転層第３の形態第３の部分５３３と、に３分割される。言い換えると、第１ゲート電極２７０の両側の部分は空乏状態となっている。また、反転層第３の形態第１の部分５３１は、第１ゲート電極２７０によって３方向囲まれており、電子が反転層を形成しやすいため、電子が存在する状態となっている。

ここで、反転層第３の形態第２の部分５３２にある電子は最終的に第１容量拡散層３４０に吸収され、反転層第３の形態第３の部分５３３にある電子は第１ビット拡散層３２０に吸収される。

一方、第１サドルフィン１６５によって３方向囲まれた位置にある第１活性領域１４０内の反転層第３の形態第３の部分５３３にある電子は、第１ゲート電極２７０がＯＦＦになる過程で、第１サドルフィン１６５の第１鞍面１６６、第１３側面１６７、第１４側面１６８の３方向の電位に押されて、第１３側面１６７、第１４側面１６８に沿った方向（第３の方向Ｗ）にある第１活性領域１４０に吐き出される。吐き出された電子の大部分は、空乏層中に発生する電界に従って、第１セルトランジスタ４５０の第１容量拡散層３４０及び第１ビット拡散層３２０に吸収される。なお、吐き出された電子の一部は、第２セルトランジスタ（図１の４６０）に流入する可能性があるが、吐き出された位置から第３の方向Ｗの先にある第１素子分離領域１２０や第２サドルフィン１７５が妨げになり、ほとんど第２セルトランジスタ（図１の４６０）の第２サドルフィン１７５によって３方向囲まれた位置にある第１活性領域１４０を通過することができない。したがって、第２セルトランジスタ（図１の４６０）側に吐き出された電子は、第２容量拡散層（図１の３５０）に吸収されず、第１ビット拡散層３２０に吸収されるので、第２容量拡散層（図１の３５０）に容量コンタクトプラグ４３０を介して接続された容量素子（図２の４４０）の電荷を破壊することがほとんど無くなる。

次に、本発明の一実施形態に係る半導体装置の製造方法について図面を用いて説明する。図９〜図１２は、本発明の一実施形態に係る半導体装置の主要部分の製造方法を模式的に示した（ａ）平面図、（ｂ）図１のＡ−Ａ断面を模式的に示した工程断面図である。

まず、半導体基板１１０の表面１１０ａから深さＨ１の範囲にイオン注入によりＰ型拡散領域を形成する（ステップＡ１；図９参照）。

次に、半導体基板１１０の表面１１０ａにレジストを塗布し、リソグラフィで第１素子分離領域（図１の１２０）に開口部を有する第１マスク１２４を形成する（ステップＡ２；図９参照）。なお、第１マスク１２４は、公知のダブルパターニング等を用いた複合マスクでもかまわない。

次に、シリコンドライエッチングを用いて、第１マスク１２４をマスクとして半導体基板１１０の表面１１０ａより深さＨ２までＰ型拡散領域１１２をエッチングし、第１素子分離溝１２１を形成する（ステップＡ３；図９参照）。

次に、Ｏ_２プラズマアッシングを用いて第１マスク（図９の１２４）を除去し、その後、半導体基板１１０の表面１１０ａ上に第１素子分離溝１２１を埋設するように、ＣＶＤ法で第１素子分離領域１２０を形成するためのシリコン酸化膜を成膜する（ステップＡ４；図１０参照）。

次に、ＣＭＰ又は酸化膜ウェットエッチングにより、半導体基板１１０の表面１１０ａが表れるまで、第１素子分離領域１２０を形成するためのシリコン酸化膜を研磨又はエッチバックすることにより、第１素子分離領域の第１部分１２２と第１素子分離領域の第２部分１２３とからなる第１素子分離領域１２０を形成する（ステップＡ５；図１０参照）。

次に、半導体基板１１０の表面１１０ａにレジストを塗布し、リソグラフィで第２素子分離領域（図１の１３０）に開口部を有する第２マスク１３２を形成する（ステップＡ６；図１１参照）。なお、第２マスク１３２は、公知のダブルパターニング等を用いた複合マスクでもかまわない。

次に、シリコンとシリコン酸化膜のエッチレートが同じエッチング条件のドライエッチングを用いて、第２マスク１３２をマスクとして半導体基板１１０の表面１１０ａより深さＨ２までＰ型拡散領域１１２及び第１素子分離領域（図１１に表れていない部分の第１素子分離領域１２０）をエッチングし、第２素子分離溝１３１を形成する（ステップＡ７；図１１参照）。

次に、Ｏ_２プラズマアッシングを用いて第２マスク１３２を除去し、その後、半導体基板１１０の表面１１０ａ上に第２素子分離溝（図１１の１３１）を埋設するように、ＣＶＤ法で第２素子分離領域１３０を形成するためのシリコン酸化膜を成膜する（ステップＡ８；図１２参照）。

次に、ＣＭＰ又は酸化膜ウェットエッチングにより、半導体基板１１０の表面１１０ａが表れるまで、第２素子分離領域１３０を形成するためのシリコン酸化膜を研磨又はエッチバックし、第２素子分離領域１３０を形成する（ステップＡ９；図１２参照）。

次に、イオン注入を用いて半導体基板１１０の表面１１０ａから深さＨ５の範囲にＮ型拡散領域１１３（図１、図２の拡散層３２０、３３０、３４０、３５０、３６０、３７０となるもの）を形成する（ステップＡ１０；図１２参照）。

最後に、公知の方法により、ゲート絶縁膜（図２の２６０）、ゲート電極（図２の２７０、２８０、２９０、３００）、ビット線（図２の３９０）、容量コンタクトプラグ（図２の４３０）、容量素子（図２の４４０）等を形成する。以上により、図１、図２の半導体装置が製造される。

本実施形態によれば、第１活性領域１４０においてビット線３９０を共有する２つのセルトランジスタ４５０、４６０が隣接するように配置された構成（第２活性領域１５０においても同様）において、第１活性領域１４０は屈曲しているため、選択された第１セルトランジスタ４５０のスイッチング動作を行っても、第１セルトランジスタ４５０の第１サドルフィン１６５（第２サドルフィン１７５でも同様）によって３方向囲まれた位置にある第１活性領域１４０内でどことも接続しない反転層第３の形態第１の部分５３１から吐き出された電子が、第１素子分離領域１２０や第２セルトランジスタ４６０の第２サドルフィン１７５の第２４側面１７８にブロックされて、選択されていない第２セルトランジスタ４６０の第２容量拡散層３５０に到達する可能性が少なくなり、第２セルトランジスタ４６０の第２容量拡散層３５０に接続された容量素子４４０に書き込まれた“１”データの破壊が抑制される。

なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。

（付記）
本発明の第１の視点においては、半導体装置において、活性領域における第１拡散層と第２拡散層との間にて半導体基板に形成された第１トレンチ内に第１ゲート電極が形成された第１トランジスタと、前記活性領域における前記第２拡散層と第３拡散層との間にて前記半導体基板に形成された第２トレンチ内に第２ゲート電極が形成された第２トランジスタと、を備え、前記第１トレンチは、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、前記第２トレンチは、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、前記第１拡散層から前記第２拡散層への方向と、前記第３拡散層から前記第２拡散層への方向と、が交差していることを特徴とする。

本発明の前記半導体装置において、前記第１拡散層から前記第２拡散層への方向は、第１の方向に対して時計回りに所定角度θだけ傾いた第３の方向であり、前記第３拡散層から前記第２拡散層への方向は、前記第１の方向に対して反時計回りに前記所定角度θだけ傾いた第４の方向であり、前記半導体基板における前記活性領域の前記第１の方向に対して直角な方向である第２の方向の両側に形成された第１素子分離領域と、前記半導体基板における前記活性領域の前記第１の方向の両側に形成された第２素子分離領域と、を備え、前記第１素子分離領域は、前記第４の方向の方向に延在した第１部分と、前記第３の方向に延在した第２部分と、を有することが好ましい。

本発明の前記半導体装置において、前記第１部分及び前記第２部分は、前記第１の方向に最少露光寸法の６倍の幅となっており、かつ、前記第２の方向に最少露光寸法の幅となっていることが好ましい。

本発明の前記半導体装置において、前記第２素子分離領域は、前記第１の方向に最少露光寸法の幅となっていることが好ましい。

本発明の前記半導体装置において、前記第１トレンチは、前記第１素子分離領域にて前記第１サドルフィンの鞍面よりも深く形成された部分を有し、前記第２トレンチは、前記第１素子分離領域にて前記第１サドルフィンの鞍面よりも深く形成された部分を有することが好ましい。

本発明の前記半導体装置において、前記半導体基板は、前記第２素子分離領域と前記第１トレンチと前記第１素子分離領域によって区画された領域に形成された柱状の第１半導体ピラーと、前記第１トレンチと前記第２トレンチと前記第１素子分離領域によって区画された領域に形成された柱状の第２半導体ピラーと、前記第２トレンチと前記第２素子分離領域と前記第１素子分離領域によって区画された領域に形成された柱状の第３半導体ピラーと、を有することが好ましい。

本発明の前記半導体装置において、前記第１サドルフィンの鞍面の前記第１の方向に対して直角な方向である第２の方向の第１の幅は、前記第１トレンチの前記第１の方向の第２の幅と、前記第第２半導体ピラーの前記第１方向の第３の幅と、前記所定角度θとを用いた数式『｛（第２の幅）＋（第３の幅）｝×ｓｉｎθ』の値よりも短くなるように設定されていることが好ましい。

本発明の前記半導体装置において、前記第１拡散層は、前記第１半導体ピラーの上部に形成され、前記第２拡散層は、前記第２半導体ピラーの上部に形成され、前記第３拡散層は、前記第３半導体ピラーの上部に形成されることが好ましい。

本発明の前記半導体装置において、前記第１拡散層は、第１容量素子と電気的に接続され、前記第２拡散層は、ビット線と電気的に接続され、前記第３拡散層は、第２容量素子と電気的に接続されることが好ましい。

なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。

１００半導体装置
１１０半導体基板
１１０ａ表面
１１２Ｐ型拡散領域（半導体基板）
１１３Ｎ型拡散領域
１２０第１素子分離領域
１２１第１素子分離溝
１２２第１素子分離領域第１部分
１２３第１素子分離領域第２部分
１２４第１マスク
１３０第２素子分離領域
１３１第２素子分離溝
１３２第２マスク
１４０第１活性領域
１４１第１の部分
１４２第２の部分
１５０第２活性領域
１５１第３の部分
１５２第４の部分
１６０第１ゲートトレンチ（第１トレンチ）
１６１第１底面
１６２第１１側面
１６３第１２側面
１６５第１サドルフィン
１６６第１鞍面
１６７第１３側面
１６８第１４側面
１７０第２ゲートトレンチ（第２トレンチ）
１７１第２底面
１７２第２１側面
１７３第２２側面
１７５第２サドルフィン
１７６第２鞍面
１７７第２３側面
１７８第２４側面
１８０第３ゲートトレンチ
１８１第３底面
１８２第３１側面
１８３第３２側面
１８５第３サドルフィン
１８６第３鞍面
１８７第３３側面
１８８第３４側面
１９０第４ゲートトレンチ
１９１第４底面
１９２第４１側面
１９３第４２側面
１９５第４サドルフィン
１９６第４鞍面
１９７第４３側面
１９８第４４側面
２００第１半導体ピラー
２１０第２半導体ピラー
２２０第３半導体ピラー
２３０第４半導体ピラー
２４０第５半導体ピラー
２５０第６半導体ピラー
２６０ゲート絶縁膜
２７０第１ゲート電極
２８０第２ゲート電極
２９０第３ゲート電極
３００第４ゲート電極
３１０キャップ絶縁膜
３１０ａ上面
３２０第１ビット拡散層（ビット拡散層、第２拡散層）
３３０第２ビット拡散層
３４０第１容量拡散層（第１拡散層）
３５０第２容量拡散層（第３拡散層）
３６０第３容量拡散層
３７０第４容量拡散層
３８０第１層間絶縁膜
３８０ａ表面
３９０ビット線
４００カバー絶縁膜
４１０ライナー膜
４２０第２層間絶縁膜
４３０容量コンタクトプラグ
４４０容量素子
４５０第１セルトランジスタ（第１トランジスタ）
４６０第２セルトランジスタ（第２トランジスタ）
４７０第３セルトランジスタ
４８０第４セルトランジスタ
５１０反転層第１の形態
５２０反転層第２の形態
５３０反転層第３の形態
５３１反転層第３の形態第１部分
５３２反転層第３の形態第２部分
５３３反転層第３の形態第３部分
Ｆ最少露光寸法
Ｌ１〜Ｌ８幅（ピッチ）
Ｈ１〜Ｈ６高さ（深さ、厚さ）
θ 角度
Ｘ第１の方向
Ｙ第２の方向
Ｗ第３の方向
Ｖ第４の方向
Ｕ第５の方向
Ｚ高さ方向

Claims

活性領域における第１拡散層と第２拡散層との間にて半導体基板に形成された第１トレンチ内に第１ゲート電極が形成された第１トランジスタと、
前記活性領域における前記第２拡散層と第３拡散層との間にて前記半導体基板に形成された第２トレンチ内に第２ゲート電極が形成された第２トランジスタと、
を備え、
前記第１トレンチは、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、
前記第２トレンチは、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、
前記第１拡散層から前記第２拡散層への方向と、前記第３拡散層から前記第２拡散層への方向と、が交差していることを特徴とする半導体装置。
前記第１拡散層から前記第２拡散層への方向は、第１の方向に対して時計回りに所定角度θだけ傾いた第３の方向であり、
前記第３拡散層から前記第２拡散層への方向は、前記第１の方向に対して反時計回りに前記所定角度θだけ傾いた第４の方向であり、
前記半導体基板における前記活性領域の前記第１の方向に対して直角な方向である第２の方向の両側に形成された第１素子分離領域と、
前記半導体基板における前記活性領域の前記第１の方向の両側に形成された第２素子分離領域と、
を備え、
前記第１素子分離領域は、前記第４の方向の方向に延在した第１部分と、前記第３の方向に延在した第２部分と、を有することを特徴とする請求項１記載の半導体装置。
前記第１部分及び前記第２部分は、前記第１の方向に最少露光寸法の６倍の幅となっており、かつ、前記第２の方向に最少露光寸法の幅となっていることを特徴とする請求項２記載の半導体装置。
前記第２素子分離領域は、前記第１の方向に最少露光寸法の幅となっていることを特徴とする請求項２又は３記載の半導体装置。
前記第１トレンチは、前記第１素子分離領域にて前記第１サドルフィンの鞍面よりも深く形成された部分を有し、
前記第２トレンチは、前記第１素子分離領域にて前記第１サドルフィンの鞍面よりも深く形成された部分を有することを特徴とする請求項２乃至４のいずれか一に記載の半導体装置。
前記半導体基板は、前記第２素子分離領域と前記第１トレンチと前記第１素子分離領域によって区画された領域に形成された柱状の第１半導体ピラーと、前記第１トレンチと前記第２トレンチと前記第１素子分離領域によって区画された領域に形成された柱状の第２半導体ピラーと、前記第２トレンチと前記第２素子分離領域と前記第１素子分離領域によって区画された領域に形成された柱状の第３半導体ピラーと、を有することを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
前記第１サドルフィンの鞍面の前記第１の方向に対して直角な方向である第２の方向の第１の幅は、前記第１トレンチの前記第１の方向の第２の幅と、前記第第２半導体ピラーの前記第１方向の第３の幅と、前記所定角度θとを用いた数式『｛（第２の幅）＋（第３の幅）｝×ｓｉｎθ』の値よりも短くなるように設定されていることを特徴とする請求項６記載の半導体装置。
前記第１拡散層は、前記第１半導体ピラーの上部に形成され、
前記第２拡散層は、前記第２半導体ピラーの上部に形成され、
前記第３拡散層は、前記第３半導体ピラーの上部に形成されることを特徴とする請求項６又は７記載の半導体装置。
前記第１拡散層は、第１容量素子と電気的に接続され、
前記第２拡散層は、ビット線と電気的に接続され、
前記第３拡散層は、第２容量素子と電気的に接続されることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
半導体基板に第１の方向に所定ピッチで配された第１素子分離領域を形成する工程と、
前記半導体基板に前記第１の方向に対して直角である方向に別の所定ピッチで配された第２素子分離領域を形成する工程と、
前記第１素子分離領域と前記第２素子分離領域とによって区画された活性領域に、第１拡散層と第２拡散層との間にて前記半導体基板に形成された第１トレンチ内に第１ゲート電極が形成された第１トランジスタと、前記活性領域における前記第２拡散層と第３拡散層との間にて前記半導体基板に形成された第２トレンチ内に第２ゲート電極が形成された第２トランジスタと、を形成する工程と、
を含み、
前記第１トレンチは、底部をフィン状又は鞍状に形成した第１サドルフィンを有し、
前記第２トレンチは、底部をフィン状又は鞍状に形成した第２サドルフィンを有し、
前記第１素子分離領域を形成する工程では、前記第１拡散層から前記第２拡散層への方向と、前記第３拡散層から前記第２拡散層への方向と、が交差するように、前記第１素子分離領域を屈曲した形状に形成することを特徴とする半導体装置の製造方法。