WO2014115642A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2014115642A1
WO2014115642A1 PCT/JP2014/050747 JP2014050747W WO2014115642A1 WO 2014115642 A1 WO2014115642 A1 WO 2014115642A1 JP 2014050747 W JP2014050747 W JP 2014050747W WO 2014115642 A1 WO2014115642 A1 WO 2014115642A1
Authority
WO
WIPO (PCT)
Prior art keywords
diffusion layer
semiconductor device
element isolation
buried diffusion
gate electrode
Prior art date
Application number
PCT/JP2014/050747
Other languages
English (en)
French (fr)
Inventor
靖 山崎
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Priority to US14/762,527 priority Critical patent/US20150364475A1/en
Publication of WO2014115642A1 publication Critical patent/WO2014115642A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • the size of transistors tends to be reduced, and due to this size reduction, the short channel effect of transistors has become more prominent.
  • DRAM Dynamic Random Access Memory
  • the transistor channel length is also reduced due to the reduction in the memory cell size, so that the performance of the transistor is lowered, and the retention of the memory cell and the deterioration of the write characteristics are caused. It has become a problem.
  • a trench FET has a three-dimensional channel structure by forming a groove in a semiconductor substrate and forming a gate electrode in the groove via a gate insulating film.
  • the fin-type FET has a channel having a three-dimensional structure by forming a gate electrode through a gate insulating film so as to straddle the fin protruding from between the grooves formed in the semiconductor substrate. In either case, since the gate length can be increased with respect to the channel width, the short channel effect can be suppressed.
  • DRAMs As the size of memory cells is reduced, it is also considered to employ embedded gate type transistors in which a gate electrode is embedded in the surface layer of a semiconductor substrate as a selection transistor constituting the memory cell. .
  • the gate electrode since the gate electrode (word line) is embedded in the surface layer of the semiconductor substrate, the gate electrode does not protrude above the substrate surface, and the wiring connected to the memory cell Of these, only the bit lines are positioned above the semiconductor substrate. For this reason, there is an advantage that not only the arrangement when forming the capacitor, the contact plug, etc. constituting the memory cell on the semiconductor substrate is facilitated, but also the difficulty of the processing can be reduced.
  • FIG. 43 of Japanese Patent Laid-Open No. 2012-134439 describes a disturb failure between adjacent cells that occurs when the embedded gate transistor is employed.
  • the disturb failure is a phenomenon in which an electric charge that cannot be absorbed is generated by an on-off operation of a cell transistor and flows into an adjacent cell sharing a bit contact plug, and the retained data of the adjacent cell is destroyed. is there.
  • a metal wiring layer such as W / TiN is used for the gate electrode (word line) buried in the surface layer of the semiconductor substrate, thereby reducing the word line capacitance and the bit line capacitance.
  • GIDL Gate-Induced-Drain-Leakage current
  • IDD5 reduction of current consumption
  • LCI Local channel channel Implant
  • the threshold voltage (Vt1) is lowered, and in order to suppress this reduction, the B concentration for threshold control is set to a high concentration. It is necessary to make it. For this reason, the junction electric field ((Esn)) on the storage node side rises, and even if the capacitance of the storage node capacitor is kept constant, the retention time (tREF) is likely to decrease.
  • the first cell transistor sharing the bit line 501 in the memory cell active region 101 formed by dividing the semiconductor substrate 100 by the element isolation region 200.
  • the electric charge e ⁇ is ejected from the channel 7A of the first cell transistor 4A, and enters the channel 7B of the second cell transistor 4B, thereby causing a capacitance.
  • a disturb failure that destroys storage information of a capacitor (not shown) occurs.
  • boron (B) for further threshold control is additionally introduced, or the bottom surface of the groove portion for the buried gate is made into a fin structure to increase the threshold controllability at the gate electrode. Countermeasures are required. In addition, this situation is expected to increase with the miniaturization of devices.
  • the present invention solves the above-mentioned problems of the prior art, and provides a semiconductor device and a method for manufacturing the same that can prevent disturb failures even when the device is miniaturized.
  • a semiconductor device includes: A plurality of first element isolation regions formed extending in a first direction on the semiconductor substrate; A plurality of second element isolation regions formed extending in a second direction intersecting the first direction; A plurality of active regions insulated and isolated by the first element isolation region and the second element isolation region; A plurality of gate electrodes formed extending in the first direction; And a first buried diffusion layer formed at a position deeper than the first element isolation region and the second element isolation region and having a characteristic opposite to that of the active region.
  • a method for manufacturing a semiconductor device includes: Forming a plurality of element isolation first grooves extending in the first direction on the semiconductor substrate; Forming a plurality of first element isolation regions by embedding a first element isolation insulating film in the first groove portion; Forming a plurality of element isolation second groove portions extending in a second direction intersecting the first direction; Forming a plurality of second element isolation regions by embedding a second element isolation insulating film in the second groove portion; Forming a plurality of active regions insulated and separated in the first direction and the second direction by the first element isolation region and the second element isolation region; Forming a plurality of buried gate trenches extending in the first direction; A gate electrode is buried in the trench for the buried gate through a gate insulating film; A first buried diffusion layer having characteristics opposite to those of the active region is formed at a position deeper than the first element isolation region and the second element isolation region.
  • FIG. 1A It is a top view for demonstrating the structure of the semiconductor device which concerns on the 1st Embodiment of this invention. It is a figure for demonstrating the structure of the semiconductor device which concerns on the 1st Embodiment of this invention, and is AA sectional drawing of FIG. 1A. It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention.
  • FIG. 1A is a plan view showing the arrangement of main parts up to the bit line of the semiconductor device 1.
  • FIG. 1B is a figure equivalent to the AA cross section of FIG. 1A.
  • the semiconductor device 1 finally functions as a DRAM, and includes a memory cell region and a peripheral circuit region located around the memory cell region in the surface of the semiconductor substrate 100.
  • the memory cell region is a region where a plurality of memory cells are arranged in a matrix.
  • the peripheral circuit region is a region where a circuit for controlling the operation of each memory cell is formed.
  • a plurality of element isolation trenches extending in the X direction are formed so as to divide the surface of the semiconductor substrate 100, and a plurality of element isolation insulating films are embedded in the plurality of trenches to form a plurality of STIs (Shallow Trench Isolation) Forming a plurality of element isolation trenches extending in the Y direction so as to divide the first element isolation region 201 and the surface of the semiconductor substrate 100, and embedding an element isolation insulating film in the plurality of groove sections,
  • a plurality of second element isolation regions 202 called STI are provided in a lattice shape, and a plurality of memory cell active regions 101 insulated and isolated by the first element isolation region 201 and the second element isolation region 202 are provided in a portion corresponding to the lattice. Are aligned in the X and Y directions.
  • a first interlayer insulating film 400 is provided on the surface of the semiconductor substrate 100, and a plurality of word lines 302 extending in the Y direction intersecting the first element isolation region 201 and the memory cell active region 101 are formed in a stripe shape. It is provided side by side. These word lines 302 are formed by embedding a conductive material in the word trenches formed in the first element isolation region 201 and the memory cell active region 101 via the memory cell gate insulating film 301, and the upper part thereof is a cap insulating film. It is sealed with 401.
  • This conductive material may be a metal such as tungsten or polysilicon.
  • an impurity having a reverse characteristic to that of the memory cell active region 101 is introduced into the memory cell active region 101 deeper than L1 (for example, 300 nm) deeper than the lower end of each word line 302, and a buried diffusion layer 103 is provided.
  • the buried diffusion layer 103 is drawn so as to be disposed on the entire surface of the memory cell region 2 including below the first element isolation region 201 and the second element isolation region 202, but only below the memory cell active region 101. It may be arranged.
  • charges ejected from the channel are absorbed by the buried diffusion layer 103. That is, even when the pitch interval between the adjacent gate electrodes (word lines 302) is narrowed, the variation in threshold voltage can be reduced, so that further miniaturization can be supported.
  • each word line 302 is provided with a memory cell source / drain diffusion layer 102 (impurity diffusion layer) functioning as a source or drain of the selection transistor.
  • impurity diffusion layers are formed by ion implantation at the center and both ends of each memory cell active region 101 across the word line 302, respectively.
  • a bit line 501 is provided so as to be connected to the upper surface of the memory cell source / drain diffusion layer 102 in the central portion across the word line 302 of each memory cell active region 101.
  • a cover insulating film 502 is provided on the upper surface of the bit line 501, and a liner film 503 is provided on the side surface of the bit line 501.
  • a second interlayer insulating film 600 is provided in the gap between two adjacent bit lines 501.
  • Capacitance contact plugs 700 are provided so as to connect to the upper surfaces of the memory cell source / drain diffusion layers 102 at both ends across the word line 302 of each memory cell active region 101 through the second interlayer insulating film 600.
  • a stopper film 780 and a third interlayer insulating film 790 are provided so as to cover the entire surface of the semiconductor substrate 100 including the upper surface of the capacitor contact plug 700.
  • a cylinder hole 810 is provided through the third interlayer insulating film 790 and the stopper film 780, and a capacitor 800 including a lower electrode 811, a capacitor insulating film 812, and an upper electrode 813 is provided using the inner surface of the cylinder hole 810.
  • the capacitor 800 is a cylinder type, but other types such as a crown type may be used.
  • a fourth interlayer insulating film 900 and a protective insulating film 930 are provided so as to cover the upper surface of the capacitor 800.
  • FIG. 1A and 1B are actually formed with a large number of first element isolation regions 201, second element isolation regions 202, and memory cell active regions 101, but FIG. 1A and FIG. For the sake of convenience, a part necessary for explanation is schematically shown in an enlarged state.
  • an impurity having a characteristic opposite to that of the surface of the semiconductor substrate 100 is implanted into a deep portion (for example, 480 nm) from the surface of the semiconductor substrate 100 to form a buried diffusion layer 103.
  • a deep portion for example, 480 nm
  • L1 for example, 300 nm
  • a plurality of element isolation trenches extending in the X and Y directions are formed so as to divide the memory cell active region 101, and an element isolation insulating film is embedded in these trenches.
  • a plurality of memory cell active regions 101 isolated by two element isolation regions 202 are formed.
  • the buried diffusion layer 103 is first formed by implantation. However, the implantation is performed after the first element isolation region 201 and the second element isolation region 202 are formed, and the region below the memory cell active region 101 is formed. Alternatively, the buried diffusion layer 103 may be formed only in the region.
  • a memory cell source / drain diffusion layer 102 is formed on the memory cell active region 101 by injecting impurities having characteristics opposite to those of the memory cell active region 101 with low energy.
  • a first interlayer insulating film 400 is formed on the entire surface of the semiconductor substrate 100, and a word line 302, a bit line 502, a second interlayer insulating film 600, a capacitor contact plug 700, a stopper film 780, a third interlayer are formed by a known method.
  • An insulating film 790, a capacitor 800, a fourth interlayer insulating film 900, and a protective insulating film 930 are formed. In this way, the semiconductor device 1 shown in FIG. 1 is completed.
  • FIG. 5A is a plan view showing the arrangement of the main part up to the bit line of the semiconductor device 1.
  • FIG. 5B is a view corresponding to the AA cross section of FIG. Moreover, in the following description, about the site
  • a plurality of element isolation trenches extending in the X direction are formed so as to divide the surface of the semiconductor substrate 100, and a plurality of first element isolations called STIs are formed by embedding element isolation insulating films in the plurality of trenches.
  • a plurality of element isolation trenches extending in the Y direction so as to divide the region 201 and the surface of the semiconductor substrate 100 are formed, and a plurality of element isolation insulating films are embedded in the plurality of trenches to thereby form a plurality of STIs.
  • the second element isolation region 202 is provided in a lattice shape, and the first element isolation region 201 and the plurality of memory cell active regions 101 insulated and isolated by the second element isolation region 202 are arranged in the X direction, Aligned in the Y direction.
  • a first interlayer insulating film 400 is provided on the surface of the semiconductor substrate 100, and a plurality of word lines 302 extending in the Y direction intersecting the first element isolation region 201 and the memory cell active region 101 are formed in a stripe shape. It is provided side by side. These word lines 302 are formed by embedding a conductive material in the word trenches formed in the first element isolation region 201 and the memory cell active region 101 through the memory cell gate insulating film 301, and the upper portion thereof is cap-insulated. It is sealed with a film 401.
  • This conductive material may be a metal such as tungsten or polysilicon.
  • an impurity having a characteristic opposite to that of the memory cell active region 101 is introduced into the memory cell active region 101 deeper than L1 (for example, 300 nm) deeper than the lower end of each word line 302, and a buried diffusion layer 103 is provided.
  • the buried diffusion layer 103 is drawn so as to be disposed on the entire surface of the memory cell region 2 including below the first element isolation region 201 and the second element isolation region 202, but only below the memory cell active region 101. It may be arranged.
  • charges ejected from the channel are absorbed by the buried diffusion layer 103. That is, even when the pitch interval between the adjacent gate electrodes (word lines 302) is narrowed, the fluctuation of the threshold voltage can be reduced, so that further miniaturization can be supported.
  • impurities having a characteristic opposite to that of the memory cell active region 101 are introduced at a higher concentration than the buried diffusion layer 103 by implantation into the memory cell active region 101 deeper than L2 (for example, 50 nm) from the lower end of each word line 302, and Is provided.
  • L2 for example, 50 nm
  • Is provided.
  • the charges ejected from the channel are easily absorbed by the buried diffusion layer.
  • the local buried diffusion layer 104 absorbs the charge ejected from the channel and not absorbed by the buried diffusion layer 103.
  • each word line 302 is provided with a memory cell source / drain diffusion layer 102 (impurity diffusion layer) functioning as a source or drain of the selection transistor.
  • impurity diffusion layers are formed by ion implantation at the center and both ends of each memory cell active region 101 across the word line 302, respectively.
  • a bit line 501 is provided so as to be connected to the upper surface of the memory cell source / drain diffusion layer 102 in the central portion across the word line 302 of each memory cell active region 101.
  • a cover insulating film 502 is provided on the upper surface of the bit line 501, and a liner film 503 is provided on the side surface of the bit line 501.
  • a second interlayer insulating film 600 is provided in the gap between two adjacent bit lines 501.
  • Capacitance contact plugs 700 are provided so as to connect to the upper surfaces of the memory cell source / drain diffusion layers 102 at both ends of the memory cell active region 101 across the word line 302 through the second interlayer insulating film 600.
  • a stopper film 780 and a third interlayer insulating film 790 are provided so as to cover the entire surface of the semiconductor substrate 100 including the upper surface of the capacitor contact plug 700.
  • a cylinder hole 810 is provided through the third interlayer insulating film 790 and the stopper film 780, and a capacitor 800 including a lower electrode 811, a capacitive insulating film 812, and an upper electrode 813 is provided using the inner surface of the cylinder hole 810.
  • the capacitor 800 is a cylinder type, but other types such as a crown type may be used.
  • a fourth interlayer insulating film 900 and a protective insulating film 930 are provided so as to cover the upper surface of the capacitor 800.
  • first element isolation regions 201 is actually formed with a large number of first element isolation regions 201, second element isolation regions 202, and memory cell active regions 101 side by side. In FIG. These are schematically shown in an enlarged state.
  • FIGS. 6B, 7 and 8B are cross-sectional views corresponding to FIG. 5B
  • FIGS. 6A and 8A are FIGS. FIG.
  • the same steps as those in the first embodiment are performed until the first interlayer insulating film 400 is formed on the entire surface of the semiconductor substrate 100.
  • a resist 91 is applied to the entire surface of the semiconductor substrate 100, and a pattern of the word trench 303 is formed by lithography.
  • a pattern of the word trench 303 is formed using the resist 91, a hard mask pattern using a method such as double patterning may be used.
  • the word trench 303 is opened by etching, and an impurity is introduced at a higher concentration than the buried diffusion layer 103 into a range in contact with the buried diffusion layer 103 from a position deeper than L2 (for example, 50 nm) from the word trench 303 to form the local buried diffusion layer 104.
  • L2 for example, 50 nm
  • a memory cell gate insulating film 301, a word line 302, and a cap insulating film 401 are formed by a known method.
  • the bit line 502, the second interlayer insulating film 600, the capacitor contact plug 700, the stopper film 780, the third interlayer insulating film 790, the capacitor 800, the fourth interlayer insulating film 900, and the protective insulating film 930 are formed by a known method. To do. In this way, the semiconductor device 1 of FIG. 5 is completed.
  • the semiconductor device is formed with the element formation layer formed on the surface of the semiconductor substrate and extending in the first direction (Y direction) so as to divide the element formation layer.
  • In the Y direction and the buried diffusion region with the opposite characteristics A plurality of buried gate trenches and a gate electrode buried in the buried gate trench via a gate insulating film, and the distance between the buried diffusion region and the lower end
  • a plurality of element isolation trenches extending in the X direction and the Y direction are formed so as to divide the element formation layer, and an element isolation insulating film is embedded in these trenches.
  • a step of forming a plurality of element isolation regions and a plurality of active regions insulated and isolated by the plurality of element isolation regions, a step of forming a buried diffusion region by implantation, a first element isolation region and an active region The method includes a step of forming a plurality of buried gate trenches extending in the Y direction intersecting the region, and a step of embedding a gate electrode in the buried gate trench via a gate insulating film.
  • a plurality of element isolation trenches are formed so as to divide the element formation layer formed on the surface of the semiconductor substrate, and an element isolation insulating film is embedded in these trenches.
  • an element isolation insulating film is embedded in these trenches.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

　半導体基板上に第１の方向(Y方向)に延在して形成された複数の第１の素子分離領域と、第１の方向(Y方向)の交差する第２の方向（X方向）に延在して形成された複数の第２の素子分離領域と、第１の素子分離領域と第２の素子分離領域によって絶縁分離された複数の活性領域と、第１の方向(Y方向)に延在して形成された複数のゲート電極（ワード線）と、第１の素子分離領域と第２の素子分離領域より深い位置に形成されかつ活性領域と逆の特性を有する埋め込み拡散層とを有する半導体装置。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリセルのリテンションや書き込み特性の悪化などが問題となってきている。
　そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特開２００５－０６４５００号公報（特許文献１）、特開２００７－０２７７５３号公報（特許文献２）、特開２００７－３０５８２７号公報（特許文献３）参照）。
　具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板に形成された溝の間から突き出したフィンを跨ぐようにゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。何れの場合も、チャネル幅に対してゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
　また、ＤＲＡＭでは、メモリセル寸法の縮小化に伴って、このメモリセルを構成する選択用トランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することも検討されている。
　この埋め込みゲート型のトランジスタでは、ゲート電極（ワード線）が半導体基板の表層に埋め込まれているため、ゲート電極が基板表面よりも上方に突き出すことがなく、また、メモリセルと接続される配線のうち半導体基板の上層に位置するのはビット線だけとなる。このため、半導体基板上にメモリセルを構成するコンデンサやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
　特開２０１２－１３４４３９号公報（特許文献４）の図４３には、上記埋め込みゲート型トランジスタを採用した場合に生じる隣接セル間におけるディスターブ不良が記載されている。ここで、ディスターブ不良とは、セルトランジスタのOn-Off動作により、吸収しきれない電荷が発生し、ビットコンタクトプラグを共用する隣接セルに流れ込んで、隣接セルの保持データが破壊されるという現象である。
特開２００５－０６４５００号公報 特開２００７－０２７７５３号公報 特開２００７－３０５８２７号公報 特開２０１２－１３４４３９号公報
　ところで、上述した埋め込みゲート型のトランジスタでは、半導体基板の表層に埋め込まれたゲート電極（ワード線）に、例えばＷ／ＴｉＮといった金属配線層を用いることで、ワード線容量やビット線容量の低減、ＧＩＤＬ(Gate-Induced-Drain-Leakage current)と呼ばれる電流の抑制、リテンション(Retention)特性の改善、消費電流(ＩＤＤ５)の低減などの効果が得られることがわかっている。
　また、ストレージノード（キャパシタコンタクト）側の接合電界(Ｅｓｎ)を緩和するために、埋め込みゲート用の溝部を形成した後、ＬＣＩ(Local channel Implant)と呼ばれる局所的なチャネルイオン注入を行い、リテンション時間(ｔＲＥＦ)を向上させることも有効である。
　ここで、隣接するワード線のピッチ間隔（以降ＷＬ－Ｐｉｔｃｈという）が縮小されると、閾値電圧（Ｖｔ１）の低下を招き、この低下を抑制するために、閾値制御用のＢ濃度を高濃度化する必要がある。このため、ストレージノード側の接合電界(（Ｅｓｎ）が上昇し、仮にストレージノードキャパシタの容量が一定を保っていたとしても、リテンション時間(ｔＲＥＦ)の低下を招き易くなる。
　さらに、ＷＬ－Ｐｉｔｃｈが縮小されると、図９に示すように、半導体基板１００を素子分離領域２００で区画して形成されたメモリセル活性領域１０１内でビット線５０１を共有する第１セルトランジスタ４Ａと第2セルトランジスタ４Ｂにおいて、第1セルトランジスタ４ＡのOn-Off動作により、第１セルトランジスタ４Ａのチャネル７Ａから電荷ｅ－がはじき出され、第２セルトランジスタ４Ｂのチャネル７Ｂに侵入し、容量コンタクト７００を通じて、図示されないキャパシタの記憶情報を破壊するというディスターブ不良が発生する。
　これを防ぐためには、更なる閾値制御用のボロン（Ｂ）を追加導入したり、埋め込みゲート用の溝部の底面をフィン構造としたりして、ゲート電極での閾値制御性を高めるなどの追加の対策が必要となる。また、この状況は、デバイスの微細化と共に影響が拡大されると予想される。
　本発明は、上記従来技術の問題点を解決するものであり、デバイスの微細化が進んだ場合においてもディスターブ不良を防止することが可能な半導体装置及びその製造方法を提供する。
　本発明に係る半導体装置は、
　半導体基板上に第１の方向に延在して形成された複数の第１の素子分離領域と、
　前記第１の方向の交差する第２の方向に延在して形成された複数の第２の素子分離領域と、
　前記第１の素子分離領域と前記第２の素子分離領域によって絶縁分離された複数の活性領域と、
　前記第１の方向に延在して形成された複数のゲート電極と、
　前記第１の素子分離領域と前記第２の素子分離領域より深い位置に形成され、かつ前記活性領域と逆の特性を有する第１の埋め込み拡散層とを有することを特徴とする。
　また、本発明に係る半導体装置の製造方法は、
　半導体基板上に、第１の方向に延在する複数の素子分離用の第１の溝部を形成し、
　前記第１の溝部に第１の素子分離絶縁膜を埋め込むことによって複数の第１の素子分離領域を形成し、
　前記第１の方向の交差する第２の方向に延在する複数の素子分離用の第２の溝部を形成し、
　前記第２の溝部に第２の素子分離絶縁膜を埋め込むことによって複数の第２の素子分離領域を形成し、
　前記第１の素子分離領域と前記第２の素子分離領域によって前記第１の方向及び前記第２の方向に絶縁分離された複数の活性領域を形成し、
　前記第１の方向に延在する複数の埋め込みゲート用の溝部を形成し、
　前記埋め込みゲート用の溝部にゲート絶縁膜を介してゲート電極を埋め込み、
　前記第１の素子分離領域と前記第２の素子分離領域より深い位置に、前記活性領域と逆の特性を有する第１の埋め込み拡散層を形成することを特徴とする。
　本発明によれば、デバイスの微細化が進んだ場合においてもディスターブ不良を防止することができる。
本発明の第１の実施形態に係る半導体装置の構造を説明するための平面図である。 本発明の第１の実施形態に係る半導体装置の構造を説明するための図であり、図１ＡのA-A断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の構造を説明するための図であり、（a）は平面図、（b）は（ａ）のA-A断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を説明するための図であり、（a）は平面図、（b）は（ａ）のA-A断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を説明するための図であり、（a）は平面図、（b）は（ａ）のA-A断面図である。 従来技術の半導体装置の問題点を説明するための断面図である。
　以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（第１の実施形態）
　図１Ａ、図１Ｂを参照して、本発明の第１の実施形態について説明する。
　まず、図１Ａ、図１Ｂを用いて、本発明を適用した半導体装置１の主要部分の配置ついて説明する。なお、図１Ａは、この半導体装置１のビット線までの主要部分の配置を示す平面図である。また、図１Ｂは、図１ＡのA-A断面に相当する図である。
　半導体装置１は、最終的にＤＲＡＭとして機能させるものであり、半導体基板１００の面内に、メモリセル領域と、このメモリセル領域の周辺に位置する周辺回路領域とを備えている。このうち、メモリセル領域は、複数のメモリセルがマトリックス状に並んで配置される領域である。一方、周辺回路領域は、各メモリセルの動作を制御するための回路が形成される領域である。
　半導体基板１００の表面を分断するようにX方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、ＳＴＩ(Shallow Trench Isolation)と呼ばれる複数の第１素子分離領域２０１と、半導体基板１００の表面を分断するようにY方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、ＳＴＩと呼ばれる複数の第２素子分離領域２０２が格子状に設けられ、格子の目に当たる部分に第１素子分離領域２０１と第２素子分離領域２０２で絶縁分離された複数のメモリセル活性領域１０１とが、X方向、Y方向に整列して設けられている。
　また、半導体基板１００表面には、第１層間絶縁膜４００が設けられ、第１素子分離領域２０１及びメモリセル活性領域１０１と交差するY方向に延在する複数のワード線３０２が、ストライプ状に並んで設けられている。これらワード線３０２は、第１素子分離領域２０１及びメモリセル活性領域１０１に形成されたワードトレンチに、メモリセルゲート絶縁膜３０１を介して導電材料を埋め込むことによって形成され、その上部をキャップ絶縁膜４０１で封じている。この導電材料はタングステン等の金属でもポリシリコンでもかまわない。
　また、各ワード線３０２の下端よりＬ1（例えば300nm）深いメモリセル活性領域１０１に注入によりメモリセル活性領域１０１と逆特性の不純物を導入し、埋め込み拡散層１０３が設けられている。この埋め込み拡散層１０３は、第１素子分離領域２０１と第２素子分離領域２０２の下方を含むメモリセル領域２全面に配置されるように描かれているが、メモリセル活性領域１０１の下方のみに配置されていてもかまわない。これにより、チャネルからはじき出された電荷が埋め込み拡散層１０３に吸収される。すなわち、隣接するゲート電極（ワード線３０２）のピッチ間隔を狭めた場合でも、閾値電圧の変動を小さくできるため、更なる微細化に対応することが可能となる。
　また、各ワード線３０２を挟んだ両側のメモリセル活性領域１０１には、選択用トランジスタのソース又はドレインとして機能するメモリセルソースドレイン拡散層１０２（不純物拡散層）が設けられている。これらメモリセルソースドレイン拡散層１０２は、各メモリセル活性領域１０１のワード線３０２を挟んだ中央部と両端部に、それぞれイオン注入により不純物拡散層を形成している。
　各メモリセル活性領域１０１のワード線３０２を挟んだ中央部のメモリセルソースドレイン拡散層１０２上面に接続するようにビット線５０１が設けられている。ビット線５０１の上面にはカバー絶縁膜５０２、ビット線５０１の側面にはライナー膜５０３が設けられる。
　隣り合った２つのビット線５０１の隙間には第２層間絶縁膜６００が設けられる。第２層間絶縁膜６００を貫通して各メモリセル活性領域１０１のワード線３０２を挟んだ両端部のメモリセルソースドレイン拡散層１０２上面に接続するように容量コンタクトプラグ７００が設けられる。
　容量コンタクトプラグ７００の上面を含む半導体基板１００全面を覆うようにストッパー膜７８０と第３層間絶縁膜７９０が設けられる。第３層間絶縁膜７９０ とストッパー膜７８０を貫通してシリンダーホール８１０が設けられシリンダーホール８１０の内側の面を使って、下部電極８１１と容量絶縁膜８１２と上部電極８１３からなるキャパシタ８００が設けられる。なお、キャパシタ８００をシリンダー型としているがクラウン型等の他の型でもかまわない。キャパシタ８００の上面を覆うように第４層間絶縁膜９００と保護絶縁膜９３０が設けられる。
　なお、図１Ａ、図１Ｂに示す半導体基板１００には、実際は第１素子分離領域２０１と第２素子分離領域２０２及びメモリセル活性領域１０１が多数並んで形成されているものの、図１Ａ、図１Ｂでは便宜上、説明に必要な一部を拡大した状態で模式的に示している。
　次に、第１の実施形態の半導体装置１の製造方法を、図２～図４を用いて説明する。
　まず、図２に示すように、半導体基板１００の表面から深い部分（例えば、480nm）に半導体基板１００の表面と逆特性の不純物を注入し、埋め込み拡散層１０３を形成する。ここで、埋め込み拡散層１０３の上端が、後に形成するワード線３０２の下端よりＬ1（例えば300nm）深い位置になるように調整する。半導体基板１００の埋め込み拡散層１０３より上の部分は後にメモリセル活性領域１０１となる。
　次に、図３に示すように、メモリセル活性領域１０１を分断するようにX方向ならびにY方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数のX方向に延在する第１素子分離領域２０１と複数のY方向に延在する第２素子分離領域２０２と、これら第１素子分離領域２０１と複数のY方向に延在する第２素子分離領域２０２によって絶縁分離された複数のメモリセル活性領域１０１とを形成する。
　本実施の形態では、最初に埋め込み拡散層１０３を注入により形成しているが、第１素子分離領域２０１と第２素子分離領域２０２を形成後に上記の注入を行い、メモリセル活性領域１０１の下方にのみ埋め込み拡散層１０３を形成しても良い。
　次に、図４に示すように、メモリセル活性領域１０１と逆特性の不純物を低エネルギーで注入することによりメモリセル活性領域１０１上部にメモリセルソースドレイン拡散層１０２を形成する。
　次に、半導体基板１００全面に第１層間絶縁膜４００を成膜し、公知の方法でワード線３０２、ビット線５０２、第２層間絶縁膜６００、容量コンタクトプラグ７００、ストッパー膜７８０、第３層間絶縁膜７９０、キャパシタ８００、第４層間絶縁膜９００、保護絶縁膜９３０を形成する。このようにして、図１に示す半導体装置１が完成する。
（第２の実施形態）
　次に、図５を用いて、本発明の第２の実施形態について説明する。
　ここで、図５（ａ）は、この半導体装置１のビット線までの主要部分の配置を示す平面図である。また、図５（ｂ）は、図５（ａ）のA-A断面に相当する図である。また、以下の説明では、図１に示す第１の実施形態に係る半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
　半導体基板１００の表面を分断するようにX方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、ＳＴＩと呼ばれる複数の第１素子分離領域２０１と、半導体基板１００の表面を分断するようにY方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、ＳＴＩと呼ばれる複数の第２素子分離領域２０２が格子状に設けられ、格子の目に当たる部分に第１素子分離領域２０１と第２素子分離領域２０２で絶縁分離された複数のメモリセル活性領域１０１とが、X方向，Y方向に整列して設けられている。
　また、半導体基板１００表面には、第１層間絶縁膜４００が設けられ、第１素子分離領域２０１及びメモリセル活性領域１０１と交差するY方向に延在する複数のワード線３０２が、ストライプ状に並んで設けられている。これらワード線３０２は、上記第１素子分離領域２０１及びメモリセル活性領域１０１に形成されたワードトレンチに、メモリセルゲート絶縁膜３０１を介して導電材料を埋め込むことによって形成され、その上部をキャップ絶縁膜４０１で封じている。この導電材料はタングステン等の金属でもポリシリコンでもかまわない。
　また、各ワード線３０２の下端よりL1（例えば300nm）深いメモリセル活性領域１０１に注入によりメモリセル活性領域１０１と逆特性の不純物を導入し、埋め込み拡散層１０３が設けられている。この埋め込み拡散層１０３は、第１素子分離領域２０１と第２素子分離領域２０２の下方を含むメモリセル領域２全面に配置されるように描かれているが、メモリセル活性領域１０１の下方のみに配置されていてもかまわない。これにより、チャネルからはじき出された電荷が埋め込み拡散層１０３に吸収される。すなわち、隣接するゲート電極（ワード線３０２）のピッチ間隔を狭めた場合でも、閾値電圧の変動を小さくできるため、更なる微細化に対応することが可能となる。
　また、各ワード線３０２の下端よりＬ２（例えば50nm）深いメモリセル活性領域１０１に注入によりメモリセル活性領域１０１と逆特性の不純物を埋め込み拡散層１０３より高濃度で導入し、局所埋め込み拡散層１０４が設けられている。これにより、チャネルからはじき出された電荷が埋め込み拡散層により吸収されやすくなる。このように、局所埋め込み拡散層１０４は、チャネルからはじき出された電荷であって埋め込み拡散層１０３では吸収されなかった電荷を吸収する。
　また、各ワード線３０２を挟んだ両側のメモリセル活性領域１０１には、選択用トランジスタのソース又はドレインとして機能するメモリセルソースドレイン拡散層１０２（不純物拡散層）が設けられている。これらメモリセルソースドレイン拡散層１０２は、各メモリセル活性領域１０１のワード線３０２を挟んだ中央部と両端部に、それぞれイオン注入により不純物拡散層を形成している。
　各メモリセル活性領域１０１のワード線３０２を挟んだ中央部のメモリセルソースドレイン拡散層１０２上面に接続するようにビット線５０１が設けられている。ビット線５０１の上面にはカバー絶縁膜５０２、ビット線５０１の側面にはライナー膜５０３が設けられる。隣り合った２つのビット線５０１の隙間には第２層間絶縁膜６００が設けられる。
　第２層間絶縁膜６００を貫通して各メモリセル活性領域１０１のワード線３０２を挟んだ両端部のメモリセルソースドレイン拡散層１０２上面に接続するように容量コンタクトプラグ７００が設けられる。容量コンタクトプラグ７００の上面を含む半導体基板１００全面を覆うようにストッパー膜７８０と第３層間絶縁膜７９０が設けられる。
　第３層間絶縁膜７９０ とストッパー膜７８０を貫通してシリンダーホール８１０が設けられシリンダーホール８１０の内側の面を使って、下部電極８１１と容量絶縁膜８１２と上部電極８１３からなるキャパシタ８００が設けられる。なお、キャパシタ８００をシリンダー型としているがクラウン型等の他の型でもかまわない。キャパシタ８００の上面を覆うように第４層間絶縁膜９００と保護絶縁膜９３０が設けられる。
　なお、図５に示す半導体基板１００には、実際は第１素子分離領域２０１と第２素子分離領域２０２及びメモリセル活性領域１０１が多数並んで形成されているものの、図５では便宜上、説明に必要な一部を拡大した状態で模式的に示している。
　次に、第２の実施形態の半導体装置１の製造方法を、図６～図８を用いて説明する。
　ここで、図６（ｂ）、図７、図８（ｂ）は、図５（ｂ）に相当する断面図であり、図６（a）、図８(a)は、図５（ａ）に相当する平面図である。
　まず、図６に示すように、半導体基板１００全面に第１層間絶縁膜４００を成膜するまでは第１の実施形と同じ工程を経る。
　次に、半導体基板１００全面にレジスト９１を塗布し、リソグラフィで、ワードトレンチ３０３のパターンを形成する。なお、レジスト９１を用いてワードトレンチ３０３のパターンを形成しているが、ダブルパターニング等の方法を用いたハードマスクパターンでもよい。
　次に、エッチングによりワードトレンチ３０３を開口し、ワードトレンチ３０３よりＬ２（例えば50nm）深い位置から埋め込み拡散層１０３に接する範囲に埋め込み拡散層１０３より高濃度で不純物を導入し局所埋め込み拡散層１０４を形成する。
　次に、図８に示すように、公知の方法でメモリセルゲート絶縁膜３０１とワード線３０２とキャップ絶縁膜４０１を形成する。さらに、公知の方法で、ビット線５０２、第２層間絶縁膜６００、容量コンタクトプラグ７００、ストッパー膜７８０、第３層間絶縁膜７９０、キャパシタ８００、第４層間絶縁膜９００、保護絶縁膜９３０を形成する。このようにして、図５の半導体装置１が完成する。
　上述のように、本発明に係る半導体装置は、半導体基板の面上に素子形成層が形成され、素子形成層を分断するように第１の方向(Y方向)に延在して形成された複数の素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の第１素子分離領域と、素子形成層を分断するように第2の方向（X方向）に延在して形成された複数の素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の第２素子分離領域と、第１素子分離領域と第２素子分離領域によってX方向、Y方向に絶縁分離された複数の活性領域と、素子形成層の第１素子分離領域と第２素子分離領域より深い位置に少なくとも活性領域の範囲に素子形成層と逆の特性を持つ埋め込み拡散領域と、Y方向に延在して形成された複数の埋め込みゲート用の溝部と、埋め込みゲート用の溝部にゲート絶縁膜を介して埋め込まれたゲート電極とを備え、上記埋め込み拡散領域とゲート電極の下端の距離を50nm～300nmとすることを特徴とする。
　また、本発明に係る半導体装置の製造方法は、素子形成層を分断するようにX方向、Y方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、注入により埋め込み拡散領域を形成する工程と、第1素子分離領域及び活性領域と交差するY方向に延在する複数の埋め込みゲート用の溝部を形成する工程と、埋め込みゲート用の溝部にゲート絶縁膜を介してゲート電極を埋め込み形成する工程を含むことを特徴とする。
　以上のように、本発明の実施の形態では、半導体基板の面上に形成された素子形成層を分断するように複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とが形成され、素子分離領域の下層部に埋め込み拡散領域が形成されている。
　これにより、チャネルからはじき出された電荷が埋め込み拡散領域に吸収される。これにより、隣接するゲート電極（ワード線）のピッチ間隔を狭めた場合でも、閾値電圧の変動を小さくできるため、更なる微細化に対応することが可能となる。
　また、本発明に係る半導体装置の製造方法によれば、上述した更なる微細化に対応可能な半導体装置を製造することが可能である。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１　半導体装置
９１　レジスト
１００　半導体基板
１０１　メモリセル活性領域
１０２　メモリセルソースドレイン拡散層
１０３　埋め込み拡散層
１０４　局所埋め込み拡散層
２０１　第１素子分離領域
２０２　第２素子分離領域
３０１　メモリセルゲート絶縁膜
３０２　ワード線
３０３　ワードトレンチ
４００　第１層間絶縁膜
４０１　キャップ絶縁膜
５０１　ビット線
５０２　カバー絶縁膜
５０３　ライナー膜
６００　第２層間絶縁膜
７００　容量コンタクトプラグ
７８０　ストッパー膜
７９０　第３層間絶縁膜
８００　キャパシタ
８１０　シリンダーホール
８１１　下部電極
８１２　と容量絶縁膜
８１３　上部電極
９００　第４層間絶縁膜
９３０　保護絶縁膜

Claims (22)

  1. 　半導体基板上に第１の方向に延在して形成された複数の第１の素子分離領域と、
    　前記第１の方向の交差する第２の方向に延在して形成された複数の第２の素子分離領域と、
    　前記第１の素子分離領域と前記第２の素子分離領域によって絶縁分離された複数の活性領域と、
    　前記第１の方向に延在して形成された複数のゲート電極と、
    　前記第１の素子分離領域と前記第２の素子分離領域より深い位置に形成され、かつ前記活性領域と逆の特性を有する第１の埋め込み拡散層とを有することを特徴とする半導体装置。
  2. 　前記第１の埋め込み拡散層は、前記ゲート電極の周囲に形成されたチャネルからはじき出された電荷を吸収することを特徴とする請求項１に記載の半導体装置。
  3. 　前記ゲート電極の下端と前記第１の埋め込み拡散層の上端との距離は、前記第１の埋め込み拡散層が前記チャネルからはじき出された電荷を吸収することが可能な所定の距離に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記所定の距離は３００nmであることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第１の埋め込み拡散層には、前記活性領域と逆の特性の不純物を導入することにより形成されることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記活性領域と逆の特性を有する第２の埋め込み拡散層をさらに有することを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記第２の埋め込み拡散層は、前記ゲート電極の周囲に形成されたチャネルからはじき出された電荷であって、前記第１の埋め込み拡散層で吸収されなかった電荷を吸収することを特徴とする請求項６に記載の半導体装置。
  8. 　前記第２の埋め込み拡散層は、前記第１の素子分離領域に対して局所的に形成されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 　前記ゲート電極の下端と前記第２の埋め込み拡散層の上端との距離は、前記ゲート電極の下端と前記第１の埋め込み拡散層の上端との距離よりも短いことを特徴とする請求項６から８のいずれか１項に記載の半導体装置。
  10. 　前記ゲート電極の下端と前記第２の埋め込み拡散層の上端との距離は５０nmであることを特徴とする請求項９に記載の半導体装置。
  11. 　前記第２の埋め込み拡散層は、前記活性領域と逆の特性の不純物を導入することにより形成され、
    　前記第２の埋め込み拡散層に導入される不純物の濃度は、前記第１の埋め込み拡散層に導入される不純物の濃度よりも高いことを特徴とする請求項６から１０のいずれか１項に記載の半導体装置。
  12. 　半導体基板上に、第１の方向に延在する複数の素子分離用の第１の溝部を形成し、
    　前記第１の溝部に第１の素子分離絶縁膜を埋め込むことによって複数の第１の素子分離領域を形成し、
    　前記第１の方向の交差する第２の方向に延在する複数の素子分離用の第２の溝部を形成し、
    　前記第２の溝部に第２の素子分離絶縁膜を埋め込むことによって複数の第２の素子分離領域を形成し、
    　前記第１の素子分離領域と前記第２の素子分離領域によって前記第１の方向及び前記第２の方向に絶縁分離された複数の活性領域を形成し、
    　前記第１の方向に延在する複数の埋め込みゲート用の溝部を形成し、
    　前記埋め込みゲート用の溝部にゲート絶縁膜を介してゲート電極を埋め込み、
    　前記第１の素子分離領域と前記第２の素子分離領域より深い位置に、前記活性領域と逆の特性を有する第１の埋め込み拡散層を形成することを特徴とする半導体装置の製造方法。
  13. 　前記第１の埋め込み拡散層は、前記ゲート電極の周囲に形成されたチャネルからはじき出された電荷を吸収することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記ゲート電極の下端と前記第１の埋め込み拡散層の上端との距離は、前記第１の埋め込み拡散層が前記チャネルからはじき出された電荷を吸収することが可能な所定の距離に設定されていることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 　前記所定の距離は３００nmであることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記第１の埋め込み拡散層には、前記活性領域と逆の特性の不純物を導入することにより形成されることを特徴とする請求項１２から１５のいずれか１項に記載の半導体装置の製造方法。
  17. 　前記活性領域と逆の特性を有する第２の埋め込み拡散層をさらに形成することを特徴とする請求項１２から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記第２の埋め込み拡散層は、前記ゲート電極の周囲に形成されたチャネルからはじき出された電荷であって、前記第１の埋め込み拡散層で吸収されなかった電荷を吸収することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　前記第２の埋め込み拡散層は、前記第１の素子分離領域に対して局所的に形成されていることを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
  20. 　前記ゲート電極の下端と前記第２の埋め込み拡散層の上端との距離は、前記ゲート電極の下端と前記第１の埋め込み拡散層の上端との距離よりも短いことを特徴とする請求項１７から１９のいずれか１項に記載の半導体装置の製造方法。
  21. 　前記ゲート電極の下端と前記第２の埋め込み拡散層の上端との距離は５０nmであることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 　前記第２の埋め込み拡散層には、前記活性領域と逆の特性の不純物を導入することにより形成され、
    　前記第２の埋め込み拡散層に導入される不純物の濃度は、前記第１の埋め込み拡散層に導入される不純物の濃度よりも高いことを特徴とする請求項１７から２１のいずれか１項に記載の半導体装置の製造方法。
PCT/JP2014/050747 2013-01-28 2014-01-17 半導体装置及びその製造方法 WO2014115642A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/762,527 US20150364475A1 (en) 2013-01-28 2014-01-17 Semiconductor device and method for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013013242 2013-01-28
JP2013-013242 2013-01-28

Publications (1)

Publication Number Publication Date
WO2014115642A1 true WO2014115642A1 (ja) 2014-07-31

Family

ID=51227434

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/050747 WO2014115642A1 (ja) 2013-01-28 2014-01-17 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20150364475A1 (ja)
TW (1) TW201445740A (ja)
WO (1) WO2014115642A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946302A (zh) * 2017-12-06 2018-04-20 睿力集成电路有限公司 半导体存储器及其制造方法
CN113707612B (zh) * 2021-07-19 2023-10-20 长鑫存储技术有限公司 存储器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034560A (ja) * 1989-05-22 1991-01-10 Internatl Business Mach Corp <Ibm> 電界効果トレンチ・トランジスタ・アレイの製造方法
JPH10135351A (ja) * 1996-09-05 1998-05-22 Matsushita Electron Corp 半導体装置およびその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034560A (ja) * 1989-05-22 1991-01-10 Internatl Business Mach Corp <Ibm> 電界効果トレンチ・トランジスタ・アレイの製造方法
JPH10135351A (ja) * 1996-09-05 1998-05-22 Matsushita Electron Corp 半導体装置およびその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20150364475A1 (en) 2015-12-17
TW201445740A (zh) 2014-12-01

Similar Documents

Publication Publication Date Title
US9472557B2 (en) Memory transistors with buried gate electrodes
JP6081704B2 (ja) 半導体メモリ装置
US9496383B2 (en) Semiconductor device and method of forming the same
TWI665764B (zh) 動態隨機存取記憶體及其製造方法
KR101472626B1 (ko) 반도체 디바이스 및 이를 형성하는 방법
CN102214578B (zh) 半导体器件及其制造方法
US9305924B2 (en) Semiconductor device having gate electrode embedded in gate trench
US7518198B2 (en) Transistor and method for manufacturing the same
JP5583315B2 (ja) 半導体装置及びその製造方法
JP2013149686A (ja) 半導体装置
US20120305999A1 (en) Semiconductor device and method of manufacturing the same
JP2011159760A (ja) 半導体装置の製造方法及び半導体装置
US8860226B2 (en) Method of manufacturing semiconductor device
WO2014115642A1 (ja) 半導体装置及びその製造方法
KR101917605B1 (ko) 반도체 장치 및 그 제조 방법
WO2014126214A1 (ja) 半導体装置
TWI531025B (zh) 記憶體單元、記憶體單元陣列及其製造方法
JP2013254860A (ja) 半導体装置の製造方法
JP2013062350A (ja) 半導体装置及びその製造方法
KR101147523B1 (ko) 스플릿게이트 구조를 갖는 1ｔ 디램 소자 및 이를 이용한 디램 어레이
JP2012054291A (ja) 半導体装置の製造方法
KR100818110B1 (ko) 반도체 소자 및 그의 제조 방법
JP2013098255A (ja) 半導体装置及びその製造方法
KR20110106105A (ko) 반도체 소자의 제조 방법
JP2008171913A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14742907

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14762527

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 14742907

Country of ref document: EP

Kind code of ref document: A1