JP2007194640A - 半導体装置 - Google Patents
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Abstract
【解決手段】マクロセルMC3上をX方向に延在するセル外配線をマクロセルMC3の信号用の端子Tsよりも上層の配線層で構成し、この端子Tsをセル外配線の複数のチャネル分を確保するように、Y方向(X方向に交差する方向)に延在させて構成する。マクロセルMC3と、セル外配線との接続をこの信号用の端子Tsを介して行う。
【選択図】図10
Description
図1は、本発明の一実施の形態である半導体装置を構成する回路ブロックであるマクロセルMC1の平面図を示している。また、図2は、その図1に、配線格子(破線)およびセル外配線Lを付加したレイアウト平面図を示している。なお、半導体装置上において、互いに隣接する配線格子線の間隔は、例えば0.5μm程度である。
本実施の形態は、信号用の端子を複数列配置する場合の一例を説明するものである。図6および図7は、その一例を示している。図6は、本実施の形態の半導体装置を構成する回路ブロックであるマクロセルMC2の平面図を示している。また、図7は、その図6に、配線格子(破線)およびセル外配線Lを付加した図を示している。
図9は、本発明の他の実施の形態である半導体装置を構成するマクロセルMC3の平面図、図10は、図9に配線格子(破線)を付加したレイアウト平面図、図11は、図9の回路ブロックであるマクロセルMC3の要部拡大平面図、図12は、図9のX1−X1線の断面図をそれぞれ示している。
本実施の形態の半導体装置における回路ブロックであるマクロセルの一例を図15に示す。このマクロセルMC6においては、信号用の端子Tsが平面正方形状とされ、その信号用の端子Tsの周囲(特にY方向)に、信号用の端子Tsとセル外配線とを接続するための配線チャネル領域Cが配置されている。この配線チャネル領域C自体は、半導体装置の設計段階における配置配線の際にデータ上で設けられる仮想の領域である。この配線チャネル領域Cに配線が配置されるか否かはセル外配線との接続状態によって決まる。
前記実施の形態1〜4で説明した回路ブロックであるマクロセルMC1,MC2,MC3,MC6(以下、マクロセルMCで代表する)は、集積回路の一部を構成するIP部品として使用できる。このマクロセルMCを特定するためのデータ(以下、IPモジュールデータという)は、磁気ディスク、フロッピー(登録商標)ディスク、ハードディスク、CD−ROM、MO(マグネット−オプティカル・ディスク)等のような記憶媒体に、コンピュータにより読み取り可能な状態で記憶されている。
1S 半導体基板
2 分離部
3 半導体領域
4 ゲート絶縁膜
5A ゲート電極
6a,6b 層間絶縁膜
7 半導体領域
8 外部端子
10 コンピュータ
10a 本体
10b ディスプレイ
10c キーボード
10d ディスクドライブ
11 記憶媒体
MC1〜MC6 マクロセル
L,L1 セル外配線
LC セル外配線
LA セル外配線
LDIN セル外配線
LDOUT セル外配線
Lvdd,Lvss セル外配線
LIs1,LIs2 セル内配線
LIvdd1,LIvss1 セル内配線
Ts,Ts1,Ts2a,Ts2b 端子
Tvdd 端子
Tvss 端子
TH,TH1,TH2 スルーホール
CNT1,CNT2 コンタクトホール
A 入力回路
B 出力回路
C 配線チャネル領域
Qp1,Qp2 pチャネル型のMIS・FET
Qn1,Qn2 nチャネル型のMIS・FET
NISO 埋め込み領域
PWL1,PWL2 pウエル
NWL1 nウエル
MA メモリセルアレイ
I/OA 入出力回路領域
XDA Xデコーダ領域
YDA Yデコーダ領域
Claims (10)
- 第1方向に沿って配置された複数の回路ブロックと、前記第1方向に沿って延在され、前記複数の回路ブロック間を電気的に接続する第1配線とを有し、
前記複数の回路ブロックの各々には、前記第1方向に交差する第2方向に沿って複数の信号用の端子が配置され、
前記複数の信号用の端子の各々は、前記第2方向に複数のチャネル分の空間が確保された構造となっており、
前記複数の信号用の端子の各々には、その上層の配線層に配置された前記第1配線が電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記複数の信号用の端子の各々を、前記第2方向に延在させたことを特徴とする半導体装置。
- 請求項1または2記載の半導体装置において、前記複数の信号用の端子の各々を、前記第1方向に沿って複数配置し、その第1方向に互いに隣接する信号用の端子の位置を、前記第2方向にずらして配置したことを特徴とする半導体装置。
- 請求項1、2または3記載の半導体装置において、前記複数の信号用の端子の各々を、前記回路ブロックの枠内に配置したことを特徴とする半導体装置。
- 請求項1〜4のいずれか1項に記載の半導体装置において、前記複数の信号用の端子の各々を、前記回路ブロック内の最上の配線層で構成したことを特徴とする半導体装置。
- 請求項1〜5のいずれか1項に記載の半導体装置において、前記回路ブロックの枠内に、前記第2方向に延びる電源用の端子を設けたことを特徴とする半導体装置。
- 請求項6記載の半導体装置において、前記電源用の端子を、前記回路ブロック内の最上の配線層で構成したことを特徴とする半導体装置。
- 請求項1〜7のいずれか1項に記載の半導体装置において、前記回路ブロックはメモリ回路であり、前記第1配線はアドレス信号用の配線を構成し、前記第1配線は前記回路ブロックに共通に接続されることを特徴とする半導体装置。
- 請求項1〜7のいずれか1項に記載の半導体装置において、前記回路ブロックはメモリ回路であり、前記第1配線はデータ入力用の配線であり、前記第1配線は前記回路ブロックに共通に接続されることを特徴とする半導体装置。
- 請求項1〜9のいずれか1項に記載の半導体装置において、前記回路ブロックは異なるクロック信号用の配線に接続されることを特徴とする半導体装置。
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