JPH0654768B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0654768B2 JPH0654768B2 JP13095783A JP13095783A JPH0654768B2 JP H0654768 B2 JPH0654768 B2 JP H0654768B2 JP 13095783 A JP13095783 A JP 13095783A JP 13095783 A JP13095783 A JP 13095783A JP H0654768 B2 JPH0654768 B2 JP H0654768B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】 ［発明の属する技術分野］ この発明は高集積化された微細素子、就中電極形成に適
用して好結果をもたらす素子構造の製造方法に関する。
用して好結果をもたらす素子構造の製造方法に関する。
［従来技術とその問題点］ 半導体装置、例えば集積回路装置は近年ますます高集積
化、高速化が図られているが、これを阻害する要因とし
てマスク合わせによる変換差や配線抵抗による信号の遅
延がある。これを改善する有効な手段として金属の選択
的形成技術がある。しかし選択成長法による金属膜は膜
厚の薄いものしか得られず、スパッタ蒸着法などによる
金属膜に比べ、抵抗値は数倍高いものになり、実用化へ
の障害となっている。又浅いｐｎ接合のコンタクトホー
ル埋込に際してSiとハロゲン化金属との置換反応が起る
ため表面Siが消費され、且つSiO2下に金属が成長し、浅
いｐｎ接合がショートする等の問題があった。
化、高速化が図られているが、これを阻害する要因とし
てマスク合わせによる変換差や配線抵抗による信号の遅
延がある。これを改善する有効な手段として金属の選択
的形成技術がある。しかし選択成長法による金属膜は膜
厚の薄いものしか得られず、スパッタ蒸着法などによる
金属膜に比べ、抵抗値は数倍高いものになり、実用化へ
の障害となっている。又浅いｐｎ接合のコンタクトホー
ル埋込に際してSiとハロゲン化金属との置換反応が起る
ため表面Siが消費され、且つSiO2下に金属が成長し、浅
いｐｎ接合がショートする等の問題があった。
［発明の目的］ 本発明は上記の事情に鑑みてなされたもので、コンタク
トホール内にSiを選択的に堆積させることにより、従来
の金属の選択的形成法の問題点及び欠点を除去する素子
構造の製造法を提供するものである。
トホール内にSiを選択的に堆積させることにより、従来
の金属の選択的形成法の問題点及び欠点を除去する素子
構造の製造法を提供するものである。
［発明の概要］ 本発明ではシリコン基板上にこのシリコン基板の表面が
選択的に露出するように絶縁膜を形成し、選択的に露出
した前記シリコン基板の表面上にアモルファスシリコン
層を形成し、露出した前記シリコン基板の表面上のアモ
ルファスシリコン層をアニールにより固相エピタキシャ
ル成長せしめ、このシリコン基板の表面上に単結晶シリ
コン層を形成する。さらに、この固相エピタキシャル成
長により形成した単結晶シリコン層以外の前記アモルフ
ァスシリコン層を選択的にエッチング除去して該単結晶
シリコン層を残置し、金属ハロゲン化物により金属又は
金属シリサイド膜を前記の如く残置した単結晶シリコン
層に選択的に成長させる。
選択的に露出するように絶縁膜を形成し、選択的に露出
した前記シリコン基板の表面上にアモルファスシリコン
層を形成し、露出した前記シリコン基板の表面上のアモ
ルファスシリコン層をアニールにより固相エピタキシャ
ル成長せしめ、このシリコン基板の表面上に単結晶シリ
コン層を形成する。さらに、この固相エピタキシャル成
長により形成した単結晶シリコン層以外の前記アモルフ
ァスシリコン層を選択的にエッチング除去して該単結晶
シリコン層を残置し、金属ハロゲン化物により金属又は
金属シリサイド膜を前記の如く残置した単結晶シリコン
層に選択的に成長させる。
［発明の効果］ 本発明の第一の効果は、Siとの置換反応によりSi−SiO2
界面に沿って金属が成長しても、それは開孔内の固相成
長Si−側壁SiO2界面に留るため金属によるｐｎ接合のシ
ョートが発生しないことである。更に第二の効果として
は用いられる固相エピタキシャル成長温度が低いため、
このような付加的プロセスが新たに加えられてもｐｎ接
合の深さが更に深くなることはないということである。
又更に第三の効果として開孔部が浅くなる結果、第二の
金属を該金属から取り出してSiO2上を配線する場合、開
孔部分との段差により断線することが少くなることを挙
げることが出来る。
界面に沿って金属が成長しても、それは開孔内の固相成
長Si−側壁SiO2界面に留るため金属によるｐｎ接合のシ
ョートが発生しないことである。更に第二の効果として
は用いられる固相エピタキシャル成長温度が低いため、
このような付加的プロセスが新たに加えられてもｐｎ接
合の深さが更に深くなることはないということである。
又更に第三の効果として開孔部が浅くなる結果、第二の
金属を該金属から取り出してSiO2上を配線する場合、開
孔部分との段差により断線することが少くなることを挙
げることが出来る。
［発明の実施例］ 以下本発明の一実施例を第１図〜第４図を参照しながら
説明する。
説明する。
まず、ｐ型Siウエハ１上に5000ÅのSiO2２を形成、これ
に４×４μm2の開孔を行ない、ウエハ上から50KVの加速
エネルギーで３×1015/cm2のAsをイオン注入し、領域３
を形成する（第１図）。1/20程度希釈した弗酸溶液で表
面を洗滌、乾燥させてそのまゝ高真空蒸着装置に入れ、
Asを７×1020/cm2含有するアモルファスSi４および４′
を3500Å蒸着する（第２図）。或はこの表面処理の代り
に蒸着装置内でスパッタエッチを行なってから蒸着す
る。蒸着後真空内で350℃、20分保持してからウエハを
取り出し、電気炉中で600℃、２時間熱処理した。これ
によりAsイオン注入アモルファス層が基板側から、更に
開孔部の堆積Siもエピタキシャル成長し、単結晶となる
がこのアニールではSiO2２上の堆積Si４′はアモルファ
スであった。硝弗酸によりこのアモルファスSiを溶解す
る。開孔部のSiは700Å程度の溶解に止まる。これはア
モルファスSiと単結晶Siとのエッチング速度の大きな差
違による。次に６弗化タングステンを2cc/分Arを１／
分流す350℃の減圧ＣＶＤで開孔部にタングステン５を1
500Å選択成長させる（第３図）。この方法による接合
深さは2700Åであった。開孔部にSi単結晶部分が存在す
るのでSiO2−Si界面への成長タングステンはｐｎ接合に
達しない。このため接合のショートはない。このプロセ
スにより接合深さの変化はなかったが、比較のために開
孔部のSi堆積をSiH4の選択エピタキシャル成長で行なっ
た。この場合、接合深さは4000Åになった。最後にAl６
を配線し、ＰＳＧ７を被覆する（第４図）。Siの開孔部
での固相成長により開孔部が浅くなっているためこの部
分でのAlの断線は発生しない。
に４×４μm2の開孔を行ない、ウエハ上から50KVの加速
エネルギーで３×1015/cm2のAsをイオン注入し、領域３
を形成する（第１図）。1/20程度希釈した弗酸溶液で表
面を洗滌、乾燥させてそのまゝ高真空蒸着装置に入れ、
Asを７×1020/cm2含有するアモルファスSi４および４′
を3500Å蒸着する（第２図）。或はこの表面処理の代り
に蒸着装置内でスパッタエッチを行なってから蒸着す
る。蒸着後真空内で350℃、20分保持してからウエハを
取り出し、電気炉中で600℃、２時間熱処理した。これ
によりAsイオン注入アモルファス層が基板側から、更に
開孔部の堆積Siもエピタキシャル成長し、単結晶となる
がこのアニールではSiO2２上の堆積Si４′はアモルファ
スであった。硝弗酸によりこのアモルファスSiを溶解す
る。開孔部のSiは700Å程度の溶解に止まる。これはア
モルファスSiと単結晶Siとのエッチング速度の大きな差
違による。次に６弗化タングステンを2cc/分Arを１／
分流す350℃の減圧ＣＶＤで開孔部にタングステン５を1
500Å選択成長させる（第３図）。この方法による接合
深さは2700Åであった。開孔部にSi単結晶部分が存在す
るのでSiO2−Si界面への成長タングステンはｐｎ接合に
達しない。このため接合のショートはない。このプロセ
スにより接合深さの変化はなかったが、比較のために開
孔部のSi堆積をSiH4の選択エピタキシャル成長で行なっ
た。この場合、接合深さは4000Åになった。最後にAl６
を配線し、ＰＳＧ７を被覆する（第４図）。Siの開孔部
での固相成長により開孔部が浅くなっているためこの部
分でのAlの断線は発生しない。
金属ハロゲン化物として６弗化タングステンの例を示し
たが弗化モリブデンでも良い。又、これらの塩化物等で
も良い。堆積するシリコンとして蒸着法を述べたが多結
晶シリコンを堆積後、イオン注入でアモルファス化して
も良い。
たが弗化モリブデンでも良い。又、これらの塩化物等で
も良い。堆積するシリコンとして蒸着法を述べたが多結
晶シリコンを堆積後、イオン注入でアモルファス化して
も良い。
第１図〜第４図は本発明の一実施例を説明する為の工程
断面図である。 １……シリコンウエハ、 ３……イオン注入領域、 ５……タングステン。
断面図である。 １……シリコンウエハ、 ３……イオン注入領域、 ５……タングステン。
Claims (1)
- 【請求項１】シリコン基板上にこのシリコン基板の表面
が選択的に露出するように絶縁膜を形成する工程と、選
択的に露出した前記シリコン基板の表面上にアモルファ
スシリコン層を堆積するか、或いは多結晶シリコン層を
堆積し、イオン注入によりこの堆積した多結晶シリコン
層をアモルファス化することによりアモルファスシリコ
ン層を形成する工程と、露出した前記シリコン基板の表
面上のアモルファスシリコン層をアニールにより固相エ
ピタキシャル成長せしめることにより、このシリコン基
板の表面上に単結晶シリコン層を形成する工程と、この
固相エピタキシャル成長により形成した単結晶シリコン
層以外の前記アモルファスシリコン層を選択的にエッチ
ング除去して該単結晶シリコン層を残置する工程と、金
属ハロゲン化物により金属又は金属シリサイド膜を前記
の如く残置した単結晶シリコン層に選択的に形成する工
程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13095783A JPH0654768B2 (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13095783A JPH0654768B2 (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024013A JPS6024013A (ja) | 1985-02-06 |
| JPH0654768B2 true JPH0654768B2 (ja) | 1994-07-20 |
Family
ID=15046584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13095783A Expired - Lifetime JPH0654768B2 (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654768B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189221A (ja) * | 1984-03-08 | 1985-09-26 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS6252043A (ja) * | 1985-08-31 | 1987-03-06 | 東洋製罐株式会社 | 継目被覆溶接缶 |
| JPS62188314A (ja) * | 1986-02-14 | 1987-08-17 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP2698585B2 (ja) * | 1987-05-13 | 1998-01-19 | 株式会社東芝 | ポリサイド電極の形成方法 |
-
1983
- 1983-07-20 JP JP13095783A patent/JPH0654768B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024013A (ja) | 1985-02-06 |
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