JPH05335234A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH05335234A JPH05335234A JP16345992A JP16345992A JPH05335234A JP H05335234 A JPH05335234 A JP H05335234A JP 16345992 A JP16345992 A JP 16345992A JP 16345992 A JP16345992 A JP 16345992A JP H05335234 A JPH05335234 A JP H05335234A
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Abstract
(57)【要約】
【目的】 デバイス特性の劣化をもたらすＳＯＩ層中に
残留する高密度の転位を低減することにより、広い領域
で結晶性の良好なＳＯＩ層を形成する。 【構成】 まず、ａ−Ｓｉ層４を膜厚２μｍ堆積してＳ
ＰＥすることにより、ＳＯＩ層５を形成した後、このＳ
ＯＩ層５を０．５μｍ以下に薄膜化した後に、熱処理を
行う。このように、最大Ｌ−ＳＰＥ距離の得られる膜厚
２μｍのａ−Ｓｉ層４をＳＰＥすることによって、比較
的低温の熱処理により転位密度の低減がなされる｛１１
０｝ファセット面成長領域を拡大することが可能とな
る。さらに、ＳＯＩ層５の薄膜化により、熱処理中に転
位の移動速度を増速する内部応力が増大するとともに、
表面へ抜けるための転位の移動距離が短くなる。
残留する高密度の転位を低減することにより、広い領域
で結晶性の良好なＳＯＩ層を形成する。 【構成】 まず、ａ−Ｓｉ層４を膜厚２μｍ堆積してＳ
ＰＥすることにより、ＳＯＩ層５を形成した後、このＳ
ＯＩ層５を０．５μｍ以下に薄膜化した後に、熱処理を
行う。このように、最大Ｌ−ＳＰＥ距離の得られる膜厚
２μｍのａ−Ｓｉ層４をＳＰＥすることによって、比較
的低温の熱処理により転位密度の低減がなされる｛１１
０｝ファセット面成長領域を拡大することが可能とな
る。さらに、ＳＯＩ層５の薄膜化により、熱処理中に転
位の移動速度を増速する内部応力が増大するとともに、
表面へ抜けるための転位の移動距離が短くなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の製造方法に
関し、さらに詳細には、シリコン基板上に非晶質絶縁膜
を形成した後、さらにその上に単結晶シリコン膜を形成
するいわゆるＳＯＩ（Silicon On Insulator）層の形成
方法に関する。
関し、さらに詳細には、シリコン基板上に非晶質絶縁膜
を形成した後、さらにその上に単結晶シリコン膜を形成
するいわゆるＳＯＩ（Silicon On Insulator）層の形成
方法に関する。
【０００２】
【従来の技術】絶縁膜上にシリコン単結晶薄膜を有する
ＳＯＩ構造は、ＬＳＩ作製用の基板として用いることに
より、ＬＳＩの高速化・高密度化のみならず、ソフトエ
ラーやラッチアップ現象を防ぐ等の信頼性の向上にも役
立つ。
ＳＯＩ構造は、ＬＳＩ作製用の基板として用いることに
より、ＬＳＩの高速化・高密度化のみならず、ソフトエ
ラーやラッチアップ現象を防ぐ等の信頼性の向上にも役
立つ。
【０００３】ＳＯＩ構造形成技術としては従来種々の方
法がある。これら方法の中で、非晶質シリコン（ａ−Ｓ
ｉ）を再結晶化させるいわゆる固相成長（ＳＰＥ：Soli
d Phase Epitaxy）を利用したＳＯＩ層形成法は、他の
手法に比べて低温での形成が可能であり、３次元回路素
子の形成にも適していることから、盛んに研究開発が進
められている。このａ−Ｓｉ層の固相成長を利用したＳ
ＯＩ層形成のあらましは次の通りである。
法がある。これら方法の中で、非晶質シリコン（ａ−Ｓ
ｉ）を再結晶化させるいわゆる固相成長（ＳＰＥ：Soli
d Phase Epitaxy）を利用したＳＯＩ層形成法は、他の
手法に比べて低温での形成が可能であり、３次元回路素
子の形成にも適していることから、盛んに研究開発が進
められている。このａ−Ｓｉ層の固相成長を利用したＳ
ＯＩ層形成のあらましは次の通りである。
【０００４】まず、シリコン基板上に、熱酸化あるいは
二酸化ケイ素（ＳｉＯ2 ）の堆積により非晶質絶縁層
（ＳｉＯ2 層）を形成し、その一部に上記シリコン基板
表面が露出するように開口部を設けた後、この上からａ
−Ｓｉ層を堆積する。これを約６００℃でアニールす
る。このとき、上記ａ−Ｓｉ層は、ＳｉＯ2 膜の開口部
においてＳｉ基板をシード（種結晶）とし、その界面か
ら縦方向へＳｉ基板の結晶包囲を受け継いで結晶化が進
む縦方向の固相成長（Ｖ−ＳＰＥ：Vertical SolidPhas
e Epitaxy）が始まり、次いでＳｉＯ2 層上を横方向に
結晶化が進む横方向固相成長（Ｌ−ＳＰＥ：Lateral So
lid Phase Epitaxy）する。このようにして、ＳＯＩ層
の形成がなされる。
二酸化ケイ素（ＳｉＯ2 ）の堆積により非晶質絶縁層
（ＳｉＯ2 層）を形成し、その一部に上記シリコン基板
表面が露出するように開口部を設けた後、この上からａ
−Ｓｉ層を堆積する。これを約６００℃でアニールす
る。このとき、上記ａ−Ｓｉ層は、ＳｉＯ2 膜の開口部
においてＳｉ基板をシード（種結晶）とし、その界面か
ら縦方向へＳｉ基板の結晶包囲を受け継いで結晶化が進
む縦方向の固相成長（Ｖ−ＳＰＥ：Vertical SolidPhas
e Epitaxy）が始まり、次いでＳｉＯ2 層上を横方向に
結晶化が進む横方向固相成長（Ｌ−ＳＰＥ：Lateral So
lid Phase Epitaxy）する。このようにして、ＳＯＩ層
の形成がなされる。
【０００５】
【発明が解決しようとする課題】ここで、Ｌ−ＳＰＥは
際限なく横方向へ固相成長するわけではなく、ＳｉＯ2
層上のａ−Ｓｉ層中において、ランダムな、つまり上記
Ｓｉ基板と異なる結晶方位の核生成による多結晶化によ
って停止する。このＳｉＯ2 層の開口部からＬ−ＳＰＥ
の停止したところまでの距離は、一般にＬ−ＳＰＥ距離
と称される。このＬ−ＳＰＥ距離は、ａ−Ｓｉ層の膜厚
に依存するとともに、ＳｉＯ2 層の開口部、例えばライ
ン状の開口部を、Ｓｉ基板の結晶方位に対してどの方向
へ開けるかにも依存する。
際限なく横方向へ固相成長するわけではなく、ＳｉＯ2
層上のａ−Ｓｉ層中において、ランダムな、つまり上記
Ｓｉ基板と異なる結晶方位の核生成による多結晶化によ
って停止する。このＳｉＯ2 層の開口部からＬ−ＳＰＥ
の停止したところまでの距離は、一般にＬ−ＳＰＥ距離
と称される。このＬ−ＳＰＥ距離は、ａ−Ｓｉ層の膜厚
に依存するとともに、ＳｉＯ2 層の開口部、例えばライ
ン状の開口部を、Ｓｉ基板の結晶方位に対してどの方向
へ開けるかにも依存する。
【０００６】すなわち、ａ−Ｓｉ層の膜厚が２μｍ以下
では、この膜厚の厚い方がＬ−ＳＰＥ距離は大きく、そ
れ以上では膜の剥がれにより固相成長しない。また、面
方位依存性に関しては、上記ライン状の開口部が、｛１
００｝面のＳｉ基板に対して結晶方向が〈１００〉方向
を向いている場合に、Ｌ−ＳＰＥ距離は最大となる。
では、この膜厚の厚い方がＬ−ＳＰＥ距離は大きく、そ
れ以上では膜の剥がれにより固相成長しない。また、面
方位依存性に関しては、上記ライン状の開口部が、｛１
００｝面のＳｉ基板に対して結晶方向が〈１００〉方向
を向いている場合に、Ｌ−ＳＰＥ距離は最大となる。
【０００７】例えば、Ｓｉ｛１００｝基板上に、膜厚１
０００Å（０．１μｍ）のＳｉＯ2層が形成され、この
ＳｉＯ2 層に、ライン状の開口部が最大Ｌ−ＳＰＥ距離
の得られる基板の〈１００〉方向に設けられ、この上に
膜厚０．５μｍのａ−Ｓｉ層が堆積されてなるＳＯＩ層
構造において、ａ−Ｓｉ層のＬ−ＳＰＥ特性、つまりア
ニール時間に対するＬ−ＳＰＥ距離の関係のグラフを図
３に示す。この図において、アニール時間が５時間とな
ったところでグラフに折れ曲がりが見られるが、これ
は、固相成長成長前面を形成しているファセット面がこ
の時点を境に｛１１０｝面から｛１１１｝面に変わり、
固相成長速度が遅くなったためである。なお、ａ−Ｓｉ
層の膜厚が厚くなった場合（＜２μｍ）のＬ−ＳＰＥ距
離の拡大は、固相成長速度の速い｛１１０｝ファセット
成長の時間が長くなることによってなされることが報告
されている（M. Moniwa, M. Miyao, et al, Appl. Phy
s. Lett., Vol. 52, No. 21, 23 May(1988)参照）。
０００Å（０．１μｍ）のＳｉＯ2層が形成され、この
ＳｉＯ2 層に、ライン状の開口部が最大Ｌ−ＳＰＥ距離
の得られる基板の〈１００〉方向に設けられ、この上に
膜厚０．５μｍのａ−Ｓｉ層が堆積されてなるＳＯＩ層
構造において、ａ−Ｓｉ層のＬ−ＳＰＥ特性、つまりア
ニール時間に対するＬ−ＳＰＥ距離の関係のグラフを図
３に示す。この図において、アニール時間が５時間とな
ったところでグラフに折れ曲がりが見られるが、これ
は、固相成長成長前面を形成しているファセット面がこ
の時点を境に｛１１０｝面から｛１１１｝面に変わり、
固相成長速度が遅くなったためである。なお、ａ−Ｓｉ
層の膜厚が厚くなった場合（＜２μｍ）のＬ−ＳＰＥ距
離の拡大は、固相成長速度の速い｛１１０｝ファセット
成長の時間が長くなることによってなされることが報告
されている（M. Moniwa, M. Miyao, et al, Appl. Phy
s. Lett., Vol. 52, No. 21, 23 May(1988)参照）。
【０００８】また、結晶性については、固相成長領域が
どのファセット面での成長により形成されたかによっ
て、差が現れる。図４に上記試料の平面の透過型電子線
顕微鏡（ＴＥＭ）による結晶構造を示す。図中、Ｉの部
位はＶ−ＳＰＥ領域、IIの部位はＬ−ＳＰＥ領域、III
の部位は｛１１０｝ファセット面成長領域、およびIVの
部位は｛１１１｝ファセット面成長領域をそれぞれ示し
ている。また、黒い線は転位線であり、黒くなっている
部分は高密度に転位の存在している部分である。
どのファセット面での成長により形成されたかによっ
て、差が現れる。図４に上記試料の平面の透過型電子線
顕微鏡（ＴＥＭ）による結晶構造を示す。図中、Ｉの部
位はＶ−ＳＰＥ領域、IIの部位はＬ−ＳＰＥ領域、III
の部位は｛１１０｝ファセット面成長領域、およびIVの
部位は｛１１１｝ファセット面成長領域をそれぞれ示し
ている。また、黒い線は転位線であり、黒くなっている
部分は高密度に転位の存在している部分である。
【０００９】Ｌ−ＳＰＥ領域IIにおいて｛１１０｝ファ
セット面から｛１１１｝ファセット面への移行は、図５
(a) 〜(d) に示すように、｛１１０｝ファセット面のと
ころどころに現れた｛１１１｝ファセット面が除々に大
きくなることによって起こる。したがって、｛１１０｝
ファセット面成長領域III と｛１１１｝ファセット面成
長領域IVの境界は直線状ではなく、ジグザグ状となる
（図５(d) 参照）。
セット面から｛１１１｝ファセット面への移行は、図５
(a) 〜(d) に示すように、｛１１０｝ファセット面のと
ころどころに現れた｛１１１｝ファセット面が除々に大
きくなることによって起こる。したがって、｛１１０｝
ファセット面成長領域III と｛１１１｝ファセット面成
長領域IVの境界は直線状ではなく、ジグザグ状となる
（図５(d) 参照）。
【００１０】さらに、図４より、｛１１１｝ファセット
面成長領域IVは、｛１１０｝ファセット面成長領域III
に比べて転位密度が高く、結晶性の悪いことが分かる。
転位密度は、｛１１０｝ファセット成長領域III におい
て〜１０8 個／ｃｍ2 ，｛１１１｝ファセット成長領域
IVにおいて〜１０10個／ｃｍ2 程度である。ＳＯＩ層中
における転位の存在は、このＳＯＩ層中にデバイスを作
製した場合に、接合リークや散乱中心の原因となり、デ
バイス特性の劣化を招くと考えられる。
面成長領域IVは、｛１１０｝ファセット面成長領域III
に比べて転位密度が高く、結晶性の悪いことが分かる。
転位密度は、｛１１０｝ファセット成長領域III におい
て〜１０8 個／ｃｍ2 ，｛１１１｝ファセット成長領域
IVにおいて〜１０10個／ｃｍ2 程度である。ＳＯＩ層中
における転位の存在は、このＳＯＩ層中にデバイスを作
製した場合に、接合リークや散乱中心の原因となり、デ
バイス特性の劣化を招くと考えられる。
【００１１】このような固相成長後のＳＯＩ層中に残留
する転位の低減方法として、固相成長後の後処理として
高温アニールが行われている。例えば、１１５０℃４時
間の電気炉アニールにより、転位密度は１０10個／ｃｍ
2 から１０8 個／ｃｍ2 へと２桁のオーダ−の低減がな
されている（J. Appl. Phys. 54(5), May 1983, p284
7)。
する転位の低減方法として、固相成長後の後処理として
高温アニールが行われている。例えば、１１５０℃４時
間の電気炉アニールにより、転位密度は１０10個／ｃｍ
2 から１０8 個／ｃｍ2 へと２桁のオーダ−の低減がな
されている（J. Appl. Phys. 54(5), May 1983, p284
7)。
【００１２】しかしながら、このような高温・長時間の
熱処理は、Ｓｉ基板への反りやスリップラインの導入を
もたらし、基板としてデバイスプロセスには不適切なも
のとなる。また、３次元回路素子の作製にも適切な手法
とは言えない。
熱処理は、Ｓｉ基板への反りやスリップラインの導入を
もたらし、基板としてデバイスプロセスには不適切なも
のとなる。また、３次元回路素子の作製にも適切な手法
とは言えない。
【００１３】一方、より低温で短時間の１０５０℃１時
間のアニールでは、｛１１０｝ファセット面成長領域で
の転位密度の低減はみられるが、｛１１１｝ファセット
面成長領域ではほとんど見られず、デバイス作製可能な
領域は｛１１０｝ファセット面成長領域に限られてしま
う。
間のアニールでは、｛１１０｝ファセット面成長領域で
の転位密度の低減はみられるが、｛１１１｝ファセット
面成長領域ではほとんど見られず、デバイス作製可能な
領域は｛１１０｝ファセット面成長領域に限られてしま
う。
【００１４】本発明はかかる従来の問題点に鑑みてなさ
れたものであって、その目的とするところは、デバイス
特性の劣化をもたらすＳＯＩ層中に残留する高密度の転
位を低減することにより、広い領域で結晶性の良好なＳ
ＯＩ層を形成する方法を提供することにある。
れたものであって、その目的とするところは、デバイス
特性の劣化をもたらすＳＯＩ層中に残留する高密度の転
位を低減することにより、広い領域で結晶性の良好なＳ
ＯＩ層を形成する方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体基板の製造方法は、開口部を有する
絶縁層の上に、膜厚１〜２μｍの非晶質シリコン層を堆
積する工程と、この非晶質シリコン層を固相成長した
後、エッチングにより、この固相成長層をその膜厚が
０．１〜０．５μｍとなるまで薄膜化する工程と、これ
を１０００〜１１００℃で０．５〜４時間アニールする
工程とを含むことを特徴とする。
め、本発明の半導体基板の製造方法は、開口部を有する
絶縁層の上に、膜厚１〜２μｍの非晶質シリコン層を堆
積する工程と、この非晶質シリコン層を固相成長した
後、エッチングにより、この固相成長層をその膜厚が
０．１〜０．５μｍとなるまで薄膜化する工程と、これ
を１０００〜１１００℃で０．５〜４時間アニールする
工程とを含むことを特徴とする。
【００１６】
【作用】基板に反りやスリップラインを導入しないよう
な固相成長後の熱処理，例えば１０５０℃で１時間の処
理でより広い領域で結晶性の良好なＳＯＩ層を得るため
に、本発明の製造方法においては、まず、固相成長によ
りＳＯＩ層とするためのａ−Ｓｉ層を膜厚２μｍ堆積し
て固相成長することにより、ＳＯＩ層を形成する。続い
て、この固相成長層を０．５μｍ以下に薄膜化した後
に、熱処理を行う。
な固相成長後の熱処理，例えば１０５０℃で１時間の処
理でより広い領域で結晶性の良好なＳＯＩ層を得るため
に、本発明の製造方法においては、まず、固相成長によ
りＳＯＩ層とするためのａ−Ｓｉ層を膜厚２μｍ堆積し
て固相成長することにより、ＳＯＩ層を形成する。続い
て、この固相成長層を０．５μｍ以下に薄膜化した後
に、熱処理を行う。
【００１７】このような手法をとることにより、最大Ｌ
−ＳＰＥ距離の得られる膜厚２μｍのａ−Ｓｉの固相成
長によって、前述したように比較的低温の熱処理により
転位密度の低減がなされる｛１１０｝ファセット面成長
領域を拡大することが可能となる。さらに、固相成長層
の薄膜化により、熱処理中に転位の移動速度を増速する
内部応力が増大するとともに、表面へ抜けるための転位
の移動距離が短くなる。
−ＳＰＥ距離の得られる膜厚２μｍのａ−Ｓｉの固相成
長によって、前述したように比較的低温の熱処理により
転位密度の低減がなされる｛１１０｝ファセット面成長
領域を拡大することが可能となる。さらに、固相成長層
の薄膜化により、熱処理中に転位の移動速度を増速する
内部応力が増大するとともに、表面へ抜けるための転位
の移動距離が短くなる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係るＳＯＩ構造の形成工程を示し
ており、この図１に従い本発明の具体的製造方法につき
説明する。
する。図１は本発明に係るＳＯＩ構造の形成工程を示し
ており、この図１に従い本発明の具体的製造方法につき
説明する。
【００１９】まず、Ｓｉ基板（Ｓｉ｛１００｝基板，ｐ
型２０−３０Ωｃｍ）１を熱酸化して、このＳｉ基板１
上に膜厚０．１μｍのＳｉＯ2 からなる絶縁層２を形成
する。フォトリソグラフィおよびエッチングにより、こ
の絶縁層２に、ライン状の開口部３をＳｉ〈０１０〉結
晶方向に平行に設けて、Ｓｉ基板１の表面を露出させる
（図１(a)参照)。
型２０−３０Ωｃｍ）１を熱酸化して、このＳｉ基板１
上に膜厚０．１μｍのＳｉＯ2 からなる絶縁層２を形成
する。フォトリソグラフィおよびエッチングにより、こ
の絶縁層２に、ライン状の開口部３をＳｉ〈０１０〉結
晶方向に平行に設けて、Ｓｉ基板１の表面を露出させる
（図１(a)参照)。
【００２０】続いて、基板温度を５００℃に設定して、
超減圧ＣＶＤ（Ｕ−ＬＰＣＶＤ）により、ジシラン（Ｓ
ｉ2 Ｈ6 ）の熱分解にて、上記絶縁層２上に膜厚１．５
μｍのａ−Ｓｉ層４を堆積する。この後、これを温度５
９０℃の窒素雰囲気中でアニールすることにより、ａ−
Ｓｉ層４を固相成長する（図１(b)参照)。
超減圧ＣＶＤ（Ｕ−ＬＰＣＶＤ）により、ジシラン（Ｓ
ｉ2 Ｈ6 ）の熱分解にて、上記絶縁層２上に膜厚１．５
μｍのａ−Ｓｉ層４を堆積する。この後、これを温度５
９０℃の窒素雰囲気中でアニールすることにより、ａ−
Ｓｉ層４を固相成長する（図１(b)参照)。
【００２１】その後、フッ硝酸系のエッチング溶液（Ｈ
Ｆ：ＨＮＯ3 ＝１：４００）により、固相成長にて形成
した固相成長層（単結晶半導体薄膜層）５を、その膜厚
が０．２μｍになるまでエッチングして薄膜化する（図
１(c)参照)。これを電気炉において、温度１０５０℃の
状態で１時間アニールする。
Ｆ：ＨＮＯ3 ＝１：４００）により、固相成長にて形成
した固相成長層（単結晶半導体薄膜層）５を、その膜厚
が０．２μｍになるまでエッチングして薄膜化する（図
１(c)参照)。これを電気炉において、温度１０５０℃の
状態で１時間アニールする。
【００２２】以上のようにして形成されたＳＯＩ構造に
おける結晶性を、透過型電子線顕微鏡（ＴＥＭ）により
評価した。図２はその平面の透過型電子線顕微鏡（ＴＥ
Ｍ）による結晶構造を示す。図中、Ｉの部位はＶ−固相
成長領域、IIの部位はＬ−固相成長領域をそれぞれ示し
ている。この平面ＴＥＭ写真を、従来のＳＯＩ構造にお
ける結晶性を示す図４の平面ＴＥＭ写真と比較すると、
本発明の方が、従来よりも広い領域で結晶性の良好なＳ
ＯＩ層が得られることが確認される。
おける結晶性を、透過型電子線顕微鏡（ＴＥＭ）により
評価した。図２はその平面の透過型電子線顕微鏡（ＴＥ
Ｍ）による結晶構造を示す。図中、Ｉの部位はＶ−固相
成長領域、IIの部位はＬ−固相成長領域をそれぞれ示し
ている。この平面ＴＥＭ写真を、従来のＳＯＩ構造にお
ける結晶性を示す図４の平面ＴＥＭ写真と比較すると、
本発明の方が、従来よりも広い領域で結晶性の良好なＳ
ＯＩ層が得られることが確認される。
【００２３】
【発明の効果】以上詳述したように、本発明によれば、
開口部を有する絶縁層の上に、膜厚１〜２μｍの非晶質
シリコン層を堆積して、この非晶質シリコン層を固相成
長した後、エッチングにより、この単結晶半導体薄膜層
を、その膜厚が０．１〜０．５μｍとなるまで薄膜化
し、これを温度１０００〜１１００℃で０．５〜４時間
アニールするから、従来よりも広い領域で結晶性の良好
なＳＯＩ層を得ることができる。
開口部を有する絶縁層の上に、膜厚１〜２μｍの非晶質
シリコン層を堆積して、この非晶質シリコン層を固相成
長した後、エッチングにより、この単結晶半導体薄膜層
を、その膜厚が０．１〜０．５μｍとなるまで薄膜化
し、これを温度１０００〜１１００℃で０．５〜４時間
アニールするから、従来よりも広い領域で結晶性の良好
なＳＯＩ層を得ることができる。
【００２４】すなわち、例えば、最大Ｌ−ＳＰＥ距離の
得られる膜厚２μｍのａ−Ｓｉ層を固相成長することに
よって、比較的低温の熱処理により転位密度の低減がな
される｛１１０｝ファセット面成長領域を拡大すること
が可能となる。さらに、ＳＯＩ層の薄膜化により、熱処
理中に転位の移動速度を増速する内部応力が増大すると
ともに、表面へ抜けるための転位の移動距離が短くな
る。
得られる膜厚２μｍのａ−Ｓｉ層を固相成長することに
よって、比較的低温の熱処理により転位密度の低減がな
される｛１１０｝ファセット面成長領域を拡大すること
が可能となる。さらに、ＳＯＩ層の薄膜化により、熱処
理中に転位の移動速度を増速する内部応力が増大すると
ともに、表面へ抜けるための転位の移動距離が短くな
る。
【図１】本発明に係る一実施例であるＳＯＩ構造の形成
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明によるＳＯＩ構造の透過型電子線顕微鏡
（ＴＥＭ）による結晶構造を示す図である。
（ＴＥＭ）による結晶構造を示す図である。
【図３】膜厚０．１μｍのＳｉＯ2 膜を有するＳｉ｛１
００｝基板上での膜厚０．５μｍのａ−Ｓｉ膜の〈１０
０〉方向のＬ−ＳＰＥ特性を示す線図である。
００｝基板上での膜厚０．５μｍのａ−Ｓｉ膜の〈１０
０〉方向のＬ−ＳＰＥ特性を示す線図である。
【図４】従来のＳＯＩ構造の透過型電子線顕微鏡（ＴＥ
Ｍ）による結晶構造を示す図である。
Ｍ）による結晶構造を示す図である。
【図５】同ａ−Ｓｉ膜の固相成長進行過程と転位の発生
を示す概念図である。
を示す概念図である。
１ Ｓｉ基板 ２ 絶縁層（ＳｉＯ2 ） ３ 開口部 ４ ａ−Ｓｉ層 ５ 固相成長層（単結晶半導体薄膜層） Ｉ Ｖ−ＳＰＥ領域 II Ｌ−ＳＰＥ領域 III ｛１１０｝ファセット面成長領域 IV ｛１１１｝ファセット面成長領域
Claims (1)
- 【請求項１】 シリコン基板上に絶縁層を形成し、この
絶縁層に開口部を設けて前記シリコン基板を露出させた
後、この上に非晶質シリコン層を堆積し、この非晶質シ
リコン層をアニールにより逐次結晶化させて単結晶半導
体薄膜層を形成する方法において、 前記開口部を有する絶縁層の上に、膜厚１〜２μｍの非
晶質シリコン層を堆積する工程と、 この非晶質シリコン層をアニールにより逐次結晶化させ
た後、エッチングにより、この単結晶半導体薄膜層をそ
の膜厚が０．１〜０．５μｍとなるまで薄膜化する工程
と、 これを１０００〜１１００℃の温度で０．５〜４時間ア
ニールする工程とを含むことを特徴とする半導体基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345992A JPH05335234A (ja) | 1992-05-29 | 1992-05-29 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345992A JPH05335234A (ja) | 1992-05-29 | 1992-05-29 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335234A true JPH05335234A (ja) | 1993-12-17 |
Family
ID=15774288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16345992A Pending JPH05335234A (ja) | 1992-05-29 | 1992-05-29 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016692A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 半導体記憶装置の製造方法と半導体記憶装置 |
| US7651930B2 (en) | 2007-06-26 | 2010-01-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor storage device |
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1992
- 1992-05-29 JP JP16345992A patent/JPH05335234A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7651930B2 (en) | 2007-06-26 | 2010-01-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor storage device |
| JP2009016692A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 半導体記憶装置の製造方法と半導体記憶装置 |
| US7842564B2 (en) | 2007-07-06 | 2010-11-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device manufacturing method and semiconductor memory device |
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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