JPS62150889A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62150889A JPS62150889A JP29073885A JP29073885A JPS62150889A JP S62150889 A JPS62150889 A JP S62150889A JP 29073885 A JP29073885 A JP 29073885A JP 29073885 A JP29073885 A JP 29073885A JP S62150889 A JPS62150889 A JP S62150889A
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- JP
- Japan
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- electrode
- type
- source
- gate electrode
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- Pending
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子の製造方法に関し、特に層型Ｇ
ｅのオーミック電極を有する電界効果トランジスタ（以
下ＦＥＴという）の製造方法に関するものである。
ｅのオーミック電極を有する電界効果トランジスタ（以
下ＦＥＴという）の製造方法に関するものである。
（従来の技術）
従来セルファライン技術を用いたＧｅのノンアロイオー
ミック電極を有するＧａＡｓ ＦＥＴに関しては、文献
第４６回応用物理学会学術講演会予稿集２ａ−Ｂ−１０
に記載されている。そこでは、ＧａＡｓ基板上にＰ形Ｇ
ａＡｓ層、ｎ型ＧａＡｓ活性層、ｎ型Ｇｅ層を連続的に
結晶成長させた後、このＧｅ層上に形成されたソース・
ドレイン電極・ぞターンを有するレジストをマスクとし
て、ドライエツチングすることにより Ｇｅのソース・
ドレイン電極をサイドエツチングを施して形成し、この
オーパーツ・ング構造を利用してセルファライン的にゲ
ート電極をリフトオフ形成するものである。
ミック電極を有するＧａＡｓ ＦＥＴに関しては、文献
第４６回応用物理学会学術講演会予稿集２ａ−Ｂ−１０
に記載されている。そこでは、ＧａＡｓ基板上にＰ形Ｇ
ａＡｓ層、ｎ型ＧａＡｓ活性層、ｎ型Ｇｅ層を連続的に
結晶成長させた後、このＧｅ層上に形成されたソース・
ドレイン電極・ぞターンを有するレジストをマスクとし
て、ドライエツチングすることにより Ｇｅのソース・
ドレイン電極をサイドエツチングを施して形成し、この
オーパーツ・ング構造を利用してセルファライン的にゲ
ート電極をリフトオフ形成するものである。
（発明が解決しようとする問題点）
しかし、前述のセルファライン技術を用いたＦＥＴの製
造方法では、Ｇｅをエツチングした部分にゲート電極を
形成するため、ＧａＡｓ０ｎ型活性層とゲート電極接触
界面におけるショットキー特性の劣化が生じたり、また
、オーミック接触をｎ型活性層とｎ型Ｇｅ層の接合で形
成するため、接触抵抗が活性層のドーピング濃度に依存
するという問題点があった。この発明は、以上述べたｒ
−ト形成、オーミック接触形成における問題点を除去し
、高性能ＧａＡｓ ＦＥＴを再現性良く製造する方法を
提供することを目的とする。
造方法では、Ｇｅをエツチングした部分にゲート電極を
形成するため、ＧａＡｓ０ｎ型活性層とゲート電極接触
界面におけるショットキー特性の劣化が生じたり、また
、オーミック接触をｎ型活性層とｎ型Ｇｅ層の接合で形
成するため、接触抵抗が活性層のドーピング濃度に依存
するという問題点があった。この発明は、以上述べたｒ
−ト形成、オーミック接触形成における問題点を除去し
、高性能ＧａＡｓ ＦＥＴを再現性良く製造する方法を
提供することを目的とする。
（問題点を解決するだめの手段）
この発明は前記問題点を解決するために、表層の所定領
域にｎ型の活性層と、この活性層上にショットキ障壁を
なすゲート電極とを有する化合物半導体の基体を準備し
、前記ゲート電極を利用してイオン注入しアニールする
ことによりセルファライン的にソース領域及びドレイン
領域を形成し、不純物を含有する単結晶の層型Ｇｅ層を
前記基体表面に積層し、このｎ型Ｇｅ層の表面に選択的
エツチングが可能なマスク層を平坦に積層し、前記マス
ク層の一部を除去することにより前記ゲート電極上の前
記ｎ 型Ｇｅ層を露出する開口を形成し、該開口より前
記ｎ 型Ｇｅ層の一部をドライエツチングすることによ
り前記活性層上であって前記ゲート電極に微小間隔を有
して離間したｎ型Ｇｅのソース電極及びドレイン電極を
形成することにより、ＦＥＴを製造するものである。
域にｎ型の活性層と、この活性層上にショットキ障壁を
なすゲート電極とを有する化合物半導体の基体を準備し
、前記ゲート電極を利用してイオン注入しアニールする
ことによりセルファライン的にソース領域及びドレイン
領域を形成し、不純物を含有する単結晶の層型Ｇｅ層を
前記基体表面に積層し、このｎ型Ｇｅ層の表面に選択的
エツチングが可能なマスク層を平坦に積層し、前記マス
ク層の一部を除去することにより前記ゲート電極上の前
記ｎ 型Ｇｅ層を露出する開口を形成し、該開口より前
記ｎ 型Ｇｅ層の一部をドライエツチングすることによ
り前記活性層上であって前記ゲート電極に微小間隔を有
して離間したｎ型Ｇｅのソース電極及びドレイン電極を
形成することにより、ＦＥＴを製造するものである。
（作用）
本発明によれば、以上のようにして半導体素子を製造し
ているので、ｎ＋型のソース・ドレイン領域とｎ型Ｇｅ
のソース・ドレイン電極とのオーミック接触抵抗は低減
され、更にこれらのソース・ドレイン領域及びソース・
ドレイン電極はデート電極に対してセルファライン的に
形成されるため、ソース抵抗は低減される。また、本発
明によれば、ｒ−１−電極を形成した後にドライエツチ
ングを行っているので、ｎ型ＧａＡｓの活性層とｒ−ト
電極との接触界面のショットキー特性の劣化は生じない
。
ているので、ｎ＋型のソース・ドレイン領域とｎ型Ｇｅ
のソース・ドレイン電極とのオーミック接触抵抗は低減
され、更にこれらのソース・ドレイン領域及びソース・
ドレイン電極はデート電極に対してセルファライン的に
形成されるため、ソース抵抗は低減される。また、本発
明によれば、ｒ−１−電極を形成した後にドライエツチ
ングを行っているので、ｎ型ＧａＡｓの活性層とｒ−ト
電極との接触界面のショットキー特性の劣化は生じない
。
（実施例）
第１図（、）〜（ｆ）は、本発明の詳細な説明するため
のＦＥＴの素子断面図であり、以下図面に沿って説明す
る。
のＦＥＴの素子断面図であり、以下図面に沿って説明す
る。
まず、第１図（、）に示すように、半絶縁性ＧａＡａ基
板１にｎ型活性層２を形成し、このｎ型活性層２上にＷ
−Ａｌのショットキー障壁をなすゲート電極３を形成し
、このケ９−ト電極３をマスクとしてドナーイオンを注
入することによりセルファライン的にｎ型のソース領域
４、ドレイン領域５を形成する。
板１にｎ型活性層２を形成し、このｎ型活性層２上にＷ
−Ａｌのショットキー障壁をなすゲート電極３を形成し
、このケ９−ト電極３をマスクとしてドナーイオンを注
入することによりセルファライン的にｎ型のソース領域
４、ドレイン領域５を形成する。
次に、第１図（ｂ）に示すように、ソース領域４、ドレ
イン領域５のアニールを８００℃程度の昌度で行った後
、全面に、Ａｓドープした単結晶のれ＋型Ｇｅ層６を成
長させて、ソース・ドレイン部のノンアロイオーミック
接触を形成する。
イン領域５のアニールを８００℃程度の昌度で行った後
、全面に、Ａｓドープした単結晶のれ＋型Ｇｅ層６を成
長させて、ソース・ドレイン部のノンアロイオーミック
接触を形成する。
次に第１図（ｃ）に示すように、レジスト等の有機膜７
を表面を平坦化して塗布した後、第１図（ｄ）に示すよ
うに、有機膜７を表面から０２でドライエツチングする
ことにより、ゲート電極３上の層型Ｇｅ層６を露出する
。
を表面を平坦化して塗布した後、第１図（ｄ）に示すよ
うに、有機膜７を表面から０２でドライエツチングする
ことにより、ゲート電極３上の層型Ｇｅ層６を露出する
。
次に、第１図（、）に示すように、残余の有機膜７をマ
スクとしてＣＦ４ガスでドライエツチングすることによ
ってダート電極３上及び側壁部のｎ型Ｇｅ層６を除去し
て、ゲート電極３に微小間隔を有して離間されたｎ＋型
Ｇｅのソース電極８及びドレイン電極９をセルファライ
ン的に形成する。
スクとしてＣＦ４ガスでドライエツチングすることによ
ってダート電極３上及び側壁部のｎ型Ｇｅ層６を除去し
て、ゲート電極３に微小間隔を有して離間されたｎ＋型
Ｇｅのソース電極８及びドレイン電極９をセルファライ
ン的に形成する。
次に、残余の有機膜７を除去した後、第１図（ｆ）に示
すように、リフトオフ法等によシソ−スミ極８、ドレイ
ン電極９に対する配線金属１０を形成する。
すように、リフトオフ法等によシソ−スミ極８、ドレイ
ン電極９に対する配線金属１０を形成する。
尚、本発明の実施例ではゲート電極３としてＷ−Ａｌを
用いたが、Ｗ−８ｉ等の他の耐熱性金属を用いてもよ−
。また、ｎ型Ｇｅ層６のドライエツチングではＣＦ４ガ
スを用いたがＧｅを選択的にエツチングすることができ
るガスであればＳＦ６等の他のガスを用いてもよい。
用いたが、Ｗ−８ｉ等の他の耐熱性金属を用いてもよ−
。また、ｎ型Ｇｅ層６のドライエツチングではＣＦ４ガ
スを用いたがＧｅを選択的にエツチングすることができ
るガスであればＳＦ６等の他のガスを用いてもよい。
本発明の実施例によれば、前述のようにｎ 型のソース
領域４、ドレイン領域５をゲート電極３を利用してセル
ファライン的に形成し、更にそれぞれの上に単結晶のｎ
＋型Ｇｅのソース電極８、ドレイン電極９をセルファラ
イン的に形成しているので、オーミック接触及びソース
抵抗を低減することができる。また、ｒ−ト電極３を形
成した後でイオン注入及びドライエツチングを行ってい
るので、ｎ型活性層２とゲート電極３との接触界面の劣
化は発生せず良好なショットキー特性を得ることができ
る。
領域４、ドレイン領域５をゲート電極３を利用してセル
ファライン的に形成し、更にそれぞれの上に単結晶のｎ
＋型Ｇｅのソース電極８、ドレイン電極９をセルファラ
イン的に形成しているので、オーミック接触及びソース
抵抗を低減することができる。また、ｒ−ト電極３を形
成した後でイオン注入及びドライエツチングを行ってい
るので、ｎ型活性層２とゲート電極３との接触界面の劣
化は発生せず良好なショットキー特性を得ることができ
る。
（発明の効果）
以上詳細に説明したように、本発明の半導体素子の製造
方法によれば、低抵抗のオーミック接触及びソース抵抗
を有し且つ良好なショットキー特性を有しだＦＥＴを再
現性良く形成することができる。
方法によれば、低抵抗のオーミック接触及びソース抵抗
を有し且つ良好なショットキー特性を有しだＦＥＴを再
現性良く形成することができる。
第１図（ａ）〜（ｆ）は本発明の詳細な説明するための
ＦＥＴの素子断面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎ型活性層、
３・・・ｒ−ト電極、４・・・ソース領域、５・・・ド
レイン領域、６・・・ｎ型Ｇｅ層、７・・・有機膜、８
・・・ソース電極、９・・・ドレイン電極、１ｏ・・・
配線金属。 特許出願人 沖電気工業株式会肚 （Ｃ） フ（方仁イクリのＦＥＴの 聚 第１図 （ｄ） （ｅ） （ず） ）館曲図
ＦＥＴの素子断面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・ｎ型活性層、
３・・・ｒ−ト電極、４・・・ソース領域、５・・・ド
レイン領域、６・・・ｎ型Ｇｅ層、７・・・有機膜、８
・・・ソース電極、９・・・ドレイン電極、１ｏ・・・
配線金属。 特許出願人 沖電気工業株式会肚 （Ｃ） フ（方仁イクリのＦＥＴの 聚 第１図 （ｄ） （ｅ） （ず） ）館曲図
Claims (1)
- 【特許請求の範囲】 表層の所定領域にｎ型の活性層と、該活性層上にショッ
トキ障壁をなすゲート電極とを有する化合物半導体の基
体を準備する工程と、 前記ゲート電極を利用してイオン注入しアニールするこ
とによりセルフアライン的にソース領域及びドレイン領
域を形成する工程と、 不純物を含有する単結晶のｎ＾＋型Ｇｅ層を前記基体表
面に積層する工程と、 前記ｎ＾＋型Ｇｅ層の表面に選択的エッチングが可能な
マスク層を平坦に積層する工程と、 前記マスク層の一部を除去することにより前記ゲート電
極上の前記ｎ＾＋型Ｇｅ層を露出する開口を形成する工
程と、 該開口より前記ｎ＾＋型Ｇｅ層の一部をドライエッチン
グすることにより前記活性層上であって前記ゲート電極
に微小間隔を有して離間したｎ＾＋型Ｇｅのソース電極
及びドレイン電極を形成する工程とを備えてなることを
特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29073885A JPS62150889A (ja) | 1985-12-25 | 1985-12-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29073885A JPS62150889A (ja) | 1985-12-25 | 1985-12-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150889A true JPS62150889A (ja) | 1987-07-04 |
Family
ID=17759882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29073885A Pending JPS62150889A (ja) | 1985-12-25 | 1985-12-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150889A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843024A (en) * | 1987-10-22 | 1989-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a Schottky gate field effect transistor |
| US6008136A (en) * | 1996-12-11 | 1999-12-28 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
-
1985
- 1985-12-25 JP JP29073885A patent/JPS62150889A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843024A (en) * | 1987-10-22 | 1989-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a Schottky gate field effect transistor |
| US6008136A (en) * | 1996-12-11 | 1999-12-28 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
| US6214744B1 (en) * | 1996-12-11 | 2001-04-10 | Nec Corporation | Method for manufacturing semiconductor device capable of improving etching rate ratio of insulator to refractory metal |
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