JP2952217B2 - ヘテロ接合バイポーラトランジスタにおいてエミッタメサに対するベースオーミック金属の間隔を制御する方法 - Google Patents
ヘテロ接合バイポーラトランジスタにおいてエミッタメサに対するベースオーミック金属の間隔を制御する方法Info
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Description
法に係り、より詳細には、ヘテロ接合バイポーラトラン
ジスタ(HBT)のエミッタメサとベースオーミック金
属との間に制御可能な間隔を得るための方法に係る。
BT)は、公知である。このようなHBTを製造する方
法が、例えば、米国特許第5,159,423号、第
5,272,095号、第5,411,632号、第
5,446,294号、第5,468,659号及び第
5,485,025号に開示されている。このようなH
BTは、通常、基体と、分子ビームエピタキシーを含む
種々の方法により形成されることが知られているエピタ
キシャル成長のコレクタ、ベース及びエミッタ層とを備
えている。このようなHBTには、通常、エミッタメサ
が形成され、これは、通常、良く知られたフォトリソグ
ラフィー技術により形成される。既知の金属化技術を用
いて、エミッタメサ及びベースにオーミック金属接点が
形成される。
属の間隔は、デバイスの性能にとって比較的重要である
ことが知られている。実際に、ベースオーミック金属が
エミッタメサにあまり接近して配置された場合には、ベ
ースとエミッタとの間に潜在的な漏洩路が形成され、デ
バイスの利得(β)の低下を招く。ベースオーミック金
属とエミッタメサとの間隔があまりに大きい場合には、
デバイスの寄生ベース抵抗が著しく大きくなり、HBT
の性能低下を招く。
積回路に対してオーミック接触の間隔を制御するための
種々の方法が知られている。これら種々の方法は、ベー
スオーミック金属とエミッタメサの自己整列に依存す
る。例えば、1つの既知の自己整列方法は、エミッタホ
トレジスト層を伴ってエミッタをエッチングし、そして
ベースオーミック金属に対するホトレジストのリフトオ
フのパターン化中にその層を保持することに依存する。
しかしながら、このような方法では、ベースオーミック
金属とエミッタメサとの間隔を制御することができな
い。
間隔を制御する別の公知方法は、シリコン処理にしばし
ば使用されるいわゆるスペーサ技術に依存するものであ
る。この方法においては、エミッタメサが非等方性エッ
チングされる。エミッタメサが形成された後に、スペー
サ層が付着されそして非等方性エッチングされる。スペ
ーサ及びエミッタの上を除いて、ベースオーミック金属
が従来の技術によってパターン化されそしてリフトオフ
される。スペーサ及びエミッタからのベースオーミック
金属の除去は、イオンミリングにより行われることが知
られている。不都合なことに、非等方性エッチングによ
るダメージ、及びイオンミリングプロセスにおいて通常
遭遇する高い欠陥密度が、この形式のスペーサ技術の有
用性を妨げている。
間隔を制御する他の方法が米国特許第5,124,27
0号、第5,159,423号、第5,411,632
号、第5,446,294号、第5,468,659号
及び第5,486,483号に開示されている。これら
特許に開示された方法は、ベースオーミック金属と、エ
ミッタメサとの間隔をある程度は制御するが、これらの
方法は、比較的複雑な上に、幾つかの処理段階を必要と
する。
タメサとベースオーミック金属との間隔を制御する方法
であって、公知技術の問題を解消する方法を提供するこ
とである。
スオーミック金属との間隔を比較的均一なベースで制御
する方法を提供することである。
利得(β)と低い寄生的ベース抵抗を得るように、ヘテ
ロ接合バイポーラトランジスタ(HBT)のエミッタメ
サとベースオーミック金属との間隔を制御する方法に係
る。第1の方法においては、エミッタ、ベース及びコレ
クタ層が基体上にエピタキシャル成長された後に、エミ
ッタ層の上に犠牲的層が付着される。エミッタメサは、
従来のリソグラフィーを用いてホトレジストでパターン
化される。その後に、犠牲的層がエッチングされ、アン
ダーカットが形成される。次いで、エミッタ層がエッチ
ングされ、そしてエミッタメサをパターン化するのに使
用された第1のホトレジスト及びデバイス全体にホトレ
ジストが付着される。ホトレジストの上層は、リフトオ
フ金属化に対する従来のプロセスでパターン化され、最
終的なレジストプロファイルが再入傾斜を有するように
する。ベースオーミック金属が付着され、次いで、ホト
レジストの第2層と、エミッタメサ上の元のホトレジス
トの両方を溶解することによりリフトオフされる。犠牲
的層は、等方性エッチングを用いて剥離され、エミッタ
メサを取り巻くベースオーミック金属領域が、犠牲的層
の最初のアンダーカットにより決定された間隔で残され
る。本発明の別の実施形態では、ベースオーミック金属
とエミッタオーミック金属との間隔を制御する方法が開
示される。
添付図面を参照した以下の詳細な説明より明らかとなろ
う。
スタ(HBT)に係り、より詳細には、エミッタメサ又
はエミッタオーミック金属に対するベースオーミック金
属の間隔を制御する方法に係る。特に、本発明の第1の
実施形態では、エミッタメサに対してベースオーミック
金属を自己整列する方法を開示する。第1の方法が、図
1ないし4に示されている。第2の方法は、図5ないし
8に示すように、エミッタオーミック金属に対するベー
スオーミック金属の自己整列に係る。図9ないし12
は、本発明による両方の方法を使用して、エミッタメサ
の4辺全部、又はエミッタメサの1、2又は3辺におい
て、ベースオーミック金属と、エミッタメサ又はエミッ
タオーミック金属との間に均一な間隔を形成できること
を示す。
を有するHBTデバイスのベースオーミック金属の自己
整列を与えるようにも使用できることが当業者に明らか
であろう。更に、本発明は、HBTデバイス上のベース
オーミック金属とエミッタメサ又はエミッタオーミック
金属層との間隔を制御するものとして説明するが、本発
明の原理は、デバイス上の別の特徴部又は金属層に対し
て比較的厳密な制御可能な間隔で金属を配置することが
所望される他のデバイスにも適用することができる。
メサに対してベースオーミック金属を間隔どりするため
の均一且つ再現可能な方法を説明する。図1に示すよう
に、HBTは、基体20と、複数の垂直方向に積層され
たエピタキシャル層とを備えている。例えば、コレクタ
層22、ベース層24及びエミッタ層26が、例えば分
子ビームエピタキシー(MBE)により基体20上にエ
ピタキシャル形成される。これら層の各々は、2、3又
はそれ以上のエピタキシャル層で形成される。エミッタ
層26の上には犠牲的層28が付着される。犠牲的層と
しては、Si3N4 、SiO2 又はAl2 O3 のような
種々の誘電体フィルムが適している。これらの誘電体フ
ィルムに加えて、種々の有機フィルム又は金属フィルム
も、犠牲的層28に使用できる。この方法に適したもの
とするために、有機フィルム及び金属フィルムは、エミ
ッタレジスト及びエミッタ半導体層の両方に対して良好
な選択性で等方性エッチングを行えると共に、均一なア
ンダーカットで且つエミッタエッチング剤により浸食さ
れずにエッチングを行うことができねばならない。犠牲
的層の厚みは、以下に述べるように、アンダーカットの
制御性を向上するように選択される。
た後に、エミッタホトレジスト30が犠牲的層28上に
スピン処理され、エミッタメサ32を形成する。エミッ
タホトレジスト30は、従来のリソグラフィーを用いて
パターン化される。特に、ホトマスク34(図9ないし
12)は、エミッタホトレジスト30をパターン化して
エミッタメサ32を形成するのに使用される。図9ない
し12に示されたように、種々のホトマスク36、3
8、40及び42を使用して、ベースオーミック金属を
パターン化し、エミッタメサ又はエミッタ金属の4辺、
3辺、2辺又は1辺に沿ってエミッタメサ又はエミッタ
金属の自己整列を形成することができる。ホトマスク3
4は、エミッタホトレジスト30に隣接して配置され、
紫外線で露光される。従来の技術によりホトレジストを
現像した後に、図1に示すように、エミッタホトレジス
ト30が形成される。
トレジストの形式は、ベースオーミック金属のリフトオ
フプロセスに適合するものでなければならない。例え
ば、ベースオーミック金属のリフトオフプロセスに従来
のポジティブのホトレジストマスクが使用される場合に
は、エミッタホトレジスト30は、ポリメチルメタクリ
レート(PMMA)のような非反応レジストであるか、
又は深紫外線(DUV)露光又はeビーム溢れ露光のよ
うなプロセスにより硬化される従来のホトレジストであ
るか、或いは高温焼成により硬化することのできる高温
ホトレジストでなければならない。従来のポジティブホ
トレジストによりPMMAの層を被覆するような、二重
層ホトレジストがベースオーミック金属のリフトオフに
使用される場合には、エミッタホトレジスト材料は、二
重層ホトレジストの処理中に歪まないように、ベースオ
ーミック金属レジストプロセスに対してデバイスを被覆
する前に高温焼成により硬化された従来のポジティブホ
トレジストでよい。
うに形成されると、犠牲的層28が等方性エッチングさ
れて、犠牲的層28にアンダーカット44(図2)が形
成される。又、犠牲的層28は、等方性及び非等方性の
複合エッチングでエッチングされて、アンダーカット4
4を形成してもよい。本発明の重要な特徴は、犠牲的層
28のアンダーカット44がエミッタメサ32に対する
ベースオーミック金属の間隔を決定することである。犠
牲的層28にアンダーカット44が形成されると、エミ
ッタ層26が等方性(又は主として等方性)エッチング
でエッチングされ、ベース層24の一部分が露出され
る。エミッタホトレジスト30が配置された状態で、デ
バイスにはホトレジスト(リフトオフホトレジスト)4
6が再被覆され、ベースオーミック金属のパターンを形
成する。リフトオフホトレジスト46は、図3に示すよ
うに、露出されたベース層24に再入傾斜が形成される
ような最終的なプロファイルをもつようにパターン化さ
れる。再入傾斜は、ベースオーミック金属パターンの外
周を制御する。リフトオフレジスト46をパターン化す
るのに種々のプロセスを使用することができる。例え
ば、従来のホトレジストの表面をクロロベンゼンで処理
してホトレジスト46を形成することができる。リフト
オフホトレジスト46をパターン化する他のプロセス
は、従来のポジティブのホトレジストをPMMAのよう
な第2のレジスト層の上に配置したものより成る二重層
レジスト;ネガティブのiラインレジスト;又は像の反
転と共に使用されるポジティブレジストを含む。このよ
うな全てのプロセスは、図3に示した再入傾斜を伴うリ
フトオフレジスト46をパターン化するのに適してい
る。
トを被覆するような二重層レジストプロセスでベースオ
ーミック金属リフトオフパターンが画成される場合に
は、エミッタレジストは、ベースの二重層オーミック金
属レジストを処理する際に歪んだ状態とならない点まで
硬化された従来のポジティブのレジストでよい。エミッ
タレジストの最も簡単な材料は、ベースオーミック金属
レジストプロセスに対してウェハが被覆される前に高温
焼成により硬化された高温レジストである。
ようにパターン化された後に、例えば、蒸着により、ベ
ースオーミック金属48が付着される。図3に示すよう
に、ベースオーミック金属48は、エミッタホトレジス
ト30の上及びリフトオフホトレジスト46の上に付着
される。犠牲的層28のアンダーカット44は、ベース
層24に付着されるベースオーミック金属の間隔を制御
し、エミッタメサ32に対して均一且つ制御可能な間隔
を与え、比較的高い利得(β)及び比較的低い寄生抵抗
をもつHBTを形成する。エミッタホトレジスト30及
びリフトオフホトレジスト46上のベースオーミック金
属は、エミッタホトレジスト30及びリフトオフホトレ
ジスト46の両方を溶解することによりリフトオフされ
る。ベースオーミック金属48のリフトオフの後、犠牲
的層28は、等方性エッチングを用いて剥離され、犠牲
的層28のアンダーカット44で決定されるようにエミ
ッタメサ32に対して離間されたベースオーミック金属
領域49(図4)を残す。
を増大するために、ベースオーミック金属の蒸着の前
に、酸素プラズマデスカム(descum)を使用することがで
きる。酸素プラズマデスカムが使用される場合には、最
終的なベースオーミック金属対エミッタメサの間隔は、
犠牲的層28のアンダーカット44と、プラズマデスカ
ムにおいてエミッタホトレジスト30の側壁から除去さ
れるホトレジストの量とによって決定される。
ーミック金属の間隔を制御する方法が図5ないし8に示
されている。この方法において、コレクタ層52、ベー
ス層54及びエミッタ層56が、例えば、分子ビームエ
ピタキシーにより基体層50にエピタキシャル成長され
る。単一金属層であるか又は金属層の組み合わせである
エミッタオーミック金属58が、エミッタ層56上に付
着される。エミッタオーミック金属58に適した金属
は、チタン(Ti)、チタンタングステン(TiW)、
タングステン(W)、窒化チタン(TiN)、モリブデ
ン(Mo)、又はエミッタ層56に対して低い接触抵抗
を達成する特性を有し、エミッタメサのエッチングに干
渉せず、エミッタレジスト及びエミッタ層56の両方に
対して良好な選択性で等方性エッチングすることがで
き、均一なアンダーカットでエッチングすることがで
き、そしてエミッタエッチング剤で浸食されないような
他の金属を含む。
56に付着された後に、エミッタホトレジスト60が上
記のようにパターン化され、図6に示すようにエミッタ
メサ62が形成される。エミッタオーミック金属層58
は、金属のオーバーエッチングを使用して、等方性エッ
チングプロセス又は非等方性及び等方性の複合エッチン
グプロセスでエッチングされ、アンダーカット64を形
成する。これは、図6に示すように、エミッタオーミッ
ク金属とベースオーミック金属との間隔を自己整列する
のに使用される。
であるが、エミッタメサ62の上のエミッタオーミック
金属58は、ベースオーミック金属のリフトオフの後に
剥離されない。簡単に述べると、リフトオフホトレジス
ト66がデバイス上にスピン処理され、そして上記した
リフトオフ金属化に対する従来のプロセスでパターン化
され、上記のように再入傾斜をもつリフトオフホトレジ
スト66の最終プロファイルを形成する。次いで、ベー
スオーミック金属68が例えば蒸着により付着され、リ
フトオフホトレジスト66及びエミッタホトレジスト6
0にベースオーミック金属を残すと共に、エミッタメサ
62を取り巻くベース層54上のベースオーミック金属
のパターンを残す。上記したように、ベース層54及び
エミッタメサ62上のベースオーミック金属間の間隔
は、エミッタオーミック金属58に形成されたアンダー
カット64によって制御される。エミッタホトレジスト
60及びリフトオフホトレジスト66上のベースオーミ
ック金属が剥離され、エミッタメサ62に形成されたエ
ミッタオーミック金属58と、該エミッタオーミック金
属58のアンダーカット64によりエミッタオーミック
金属58に対して均一に且つ制御可能に離間されたベー
ス層54上のベースオーミック金属を残す。
び修正を行い得ることは明らかである。従って、本発明
は、特許請求の範囲内で、上記とは異なる仕方で実施で
きることを理解されたい。
を制御するための本発明の方法の1つの実施形態の段階
を示すヘテロ接合バイポーラトランジスタ(HBT)の
断面図である。
図である。
図である。
図である。
属との間隔を本発明の方法の別の実施形態の段階を示す
HBTの断面図である。
図である。
図である。
図である。
と、それにより得られるベースオーミック金属に対する
エミッタ又はエミッタ金属の間隔とを示す図である。
クと、それにより得られるベースオーミック金属に対す
るエミッタ又はエミッタ金属の間隔とを示す図である。
クと、それにより得られるベースオーミック金属に対す
るエミッタ又はエミッタ金属の間隔とを示す図である。
クと、それにより得られるベースオーミック金属に対す
るエミッタ又はエミッタ金属の間隔とを示す図である。
Claims (15)
- 【請求項1】 基体及び複数の垂直方向に積層されたエ
ピタキシャル層で形成された集積回路上のオーミック金
属と対象物との間隔を制御するための方法であって、上
記対象物は、上部エピタキシャル層の上に配置され、上
記方法は、 (a)上記上部エピタキシャル層に所定の材料の層を付
着し; (b)上記上部エピタキシャル層及び上記対象物の上に
第1ホトレジストを付着し; (c)上記第1ホトレジストをパターン化及び現像し
て、上記上部エピタキシャル層に対象物を画成し; (d)上記所定の材料をエッチングして、アンダーカッ
トを形成し; (e)上記上部エピタキシャル層をエッチングして、上
記対象物を成形し; (f)上記集積回路上に第2のホトレジストをパターン
化及び現像して、上記対象物に対して再入傾斜を形成
し; (g)上記集積回路上にオーミック金属を付着し;そし
て (h)上記オーミック金属、上記第1ホトレジスト及び
第2ホトレジストをリフトオフして、上記対象物に対し
て均一に離間されたオーミック金属領域を上記対象物の
周りに残す; という段階を備えたことを特徴とする方法。 - 【請求項2】 所定材料の上記層は、犠牲的層である請
求項1に記載の方法。 - 【請求項3】 所定材料の上記層は、誘電体フィルムで
ある請求項2に記載の方法。 - 【請求項4】 上記の誘電体フィルムは、Si3 N4 、
SiO2 及びAl2O3 のグループから選択される請求
項1に記載の方法。 - 【請求項5】 所定材料の上記層は、オーミック金属層
である請求項1に記載の方法。 - 【請求項6】 上記所定の材料は、Ti、TiW、W、
TiN及びMoのグループから選択される請求項5に記
載の方法。 - 【請求項7】 基体と、ベース層、コレクタ層及びエミ
ッタ層を含む複数の垂直方向に積層されたエピタキシャ
ル層とを有するヘテロ接合バイポーラトランジスタ(H
BT)においてエミッタメサに対するベースオーミック
金属の間隔を制御する方法であって、 (a)上記エミッタ層の上に犠牲的層を付着し; (b)上記犠牲層の上に第1ホトレジストをパターン化
及び現像してエミッタメサを形成し; (c)上記犠牲層をエッチングして、アンダーカットを
形成し; (d)上記エミッタ層をエッチングして、上記ベース層
を露出するように上記エミッタメサを成形し; (e)上記第1ホトレジスト及び上記露出されたベース
層の上に第2のホトレジストをパターン化して、上記ベ
ース層の露出された部分に隣接して再入傾斜が形成され
るようにし; (f)上記第1ホトレジスト、上記第2ホトレジスト及
び上記ベース層の上記露出部分にベースオーミック金属
を付着し;そして (g)上記第1及び第2のホトレジスト上に付着された
上記ベースオーミック金属を上記第1及び第2のホトレ
ジストと共にリフトオフして、上記犠牲層のアンダーカ
ットにより間隔が決定されるベースオーミック金属領域
をエミッタメサの周りに残す、 という段階を備えたことを特徴とする方法。 - 【請求項8】 上記の犠牲的層は、誘電体フィルムであ
る請求項7に記載の方法。 - 【請求項9】 上記の誘電体フィルムは、Si3 N4 、
SiO2 及びAl2O3 のグループから選択される請求
項8に記載の方法。 - 【請求項10】 上記の犠牲的層は、有機フィルムであ
る請求項7に記載の方法。 - 【請求項11】 上記の犠牲的層は、金属フィルムであ
る請求項7に記載の方法。 - 【請求項12】 上記犠牲的層のエッチングは、等方性
エッチングである請求項7に記載の方法。 - 【請求項13】 上記犠牲的層のエッチングは、等方性
及び非等方性の複合エッチングである請求項7に記載の
方法。 - 【請求項14】 上記エミッタ層のエッチングは、等方
性エッチングを含む請求項7に記載の方法。 - 【請求項15】 基体と、ベース層、コレクタ層及びエ
ミッタ層を含む複数の垂直方向に積層されたエピタキシ
ャル層とを有するヘテロ接合バイポーラトランジスタに
おいてエミッタメサに対するベースオーミック金属の間
隔を制御する方法であって、 (a)上記エミッタ層の上にエミッタオーミック金属を
付着し; (b)上記エミッタオーミック金属の上に第1ホトレジ
ストをパターン化してエミッタメサを形成し; (c)上記エミッタオーミック金属をエッチングして、
アンダーカットを形成し; (d)上記エミッタ層をエッチングして、上記ベース層
を露出するように上記エミッタメサを成形し; (e)上記第1ホトレジスト及び上記露出されたベース
層の上に第2のホトレジストをパターン化して、上記ベ
ース層の露出された部分に隣接して再入傾斜が形成され
るようにし; (f)上記第1ホトレジスト、上記第2ホトレジスト及
び上記ベース層の上記露出部分にベースオーミック金属
を付着し;そして (g)上記第1及び第2のホトレジスト上に付着された
上記ベースオーミック金属を上記第1及び第2のホトレ
ジストと共にリフトオフして、上記エミッタオーミック
金属のアンダーカットにより間隔が決定されるベースオ
ーミック金属領域をエミッタメサの周りに残す、 という段階を備えたことを特徴とする方法。
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---|---|---|---|---|
US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
WO1998034274A1 (en) * | 1997-02-03 | 1998-08-06 | The Whitaker Corporation | Self-aligned process for fabricating a passivating ledge in a heterojunction bipolar transistor |
DE19852852A1 (de) * | 1998-11-11 | 2000-05-18 | Inst Halbleiterphysik Gmbh | Lithographieverfahren zur Emitterstrukturierung von Bipolartransistoren |
US6531369B1 (en) | 2000-03-01 | 2003-03-11 | Applied Micro Circuits Corporation | Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe) |
FR2809532B1 (fr) * | 2000-05-23 | 2003-09-26 | St Microelectronics Sa | Procede de fabrication de circuits semiconducteurs double face |
US6566693B1 (en) * | 2000-09-19 | 2003-05-20 | Hrl Laboratories, Llc | Reduced capacitance scaled HBT using a separate base post layer |
US6610143B2 (en) * | 2001-01-16 | 2003-08-26 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component |
DE10104776A1 (de) | 2001-02-02 | 2002-08-22 | Infineon Technologies Ag | Bipolartransistor und Verfahren zu dessen Herstellung |
US6541346B2 (en) | 2001-03-20 | 2003-04-01 | Roger J. Malik | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process |
US6406965B1 (en) | 2001-04-19 | 2002-06-18 | Trw Inc. | Method of fabricating HBT devices |
US6676843B2 (en) * | 2001-04-26 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Magnetically patterning conductors |
US6605519B2 (en) | 2001-05-02 | 2003-08-12 | Unaxis Usa, Inc. | Method for thin film lift-off processes using lateral extended etching masks and device |
US6469581B1 (en) | 2001-06-08 | 2002-10-22 | Trw Inc. | HEMT-HBT doherty microwave amplifier |
US6864742B2 (en) * | 2001-06-08 | 2005-03-08 | Northrop Grumman Corporation | Application of the doherty amplifier as a predistortion circuit for linearizing microwave amplifiers |
US6784056B2 (en) * | 2001-10-26 | 2004-08-31 | Texas Instruments Incorporated | Flash memory cell process using a hardmask |
KR20030068733A (ko) * | 2002-02-16 | 2003-08-25 | 광전자 주식회사 | 평탄화 구조를 갖는 반도체 소자 및 그 제조방법 |
US6569763B1 (en) | 2002-04-09 | 2003-05-27 | Northrop Grumman Corporation | Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape |
US6806129B1 (en) * | 2003-05-09 | 2004-10-19 | Agilent Technologies, Inc. | Self-aligned process using indium gallium arsenide etching to form reentry feature in heterojunction bipolar transistors |
US7384727B2 (en) * | 2003-06-26 | 2008-06-10 | Micron Technology, Inc. | Semiconductor processing patterning methods |
US7115532B2 (en) * | 2003-09-05 | 2006-10-03 | Micron Technolgoy, Inc. | Methods of forming patterned photoresist layers over semiconductor substrates |
US7026243B2 (en) * | 2003-10-20 | 2006-04-11 | Micron Technology, Inc. | Methods of forming conductive material silicides by reaction of metal with silicon |
US6969677B2 (en) * | 2003-10-20 | 2005-11-29 | Micron Technology, Inc. | Methods of forming conductive metal silicides by reaction of metal with silicon |
US7153769B2 (en) * | 2004-04-08 | 2006-12-26 | Micron Technology, Inc. | Methods of forming a reaction product and methods of forming a conductive metal silicide by reaction of metal with silicon |
US7067898B1 (en) | 2004-05-25 | 2006-06-27 | Hrl Laboratories, Llc | Semiconductor device having a self-aligned base contact and narrow emitter |
US7119031B2 (en) * | 2004-06-28 | 2006-10-10 | Micron Technology, Inc. | Methods of forming patterned photoresist layers over semiconductor substrates |
JP2008511980A (ja) * | 2004-08-31 | 2008-04-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 層構造に多段リセスを形成する方法、及び多段リセスゲートを具備した電界効果トランジスタ |
US7241705B2 (en) * | 2004-09-01 | 2007-07-10 | Micron Technology, Inc. | Methods of forming conductive contacts to source/drain regions and methods of forming local interconnects |
US7396731B1 (en) | 2004-10-15 | 2008-07-08 | Hrl Laboratories, Llc | Method for preparing a non-self-aligned heterojunction bipolar transistor with a small emitter-to-base spacing |
US7875523B1 (en) | 2004-10-15 | 2011-01-25 | Hrl Laboratories, Llc | HBT with emitter electrode having planar side walls |
US7598148B1 (en) | 2004-10-15 | 2009-10-06 | Fields Charles H | Non-self-aligned heterojunction bipolar transistor and a method for preparing a non-self-aligned heterojunction bipolar transistor |
KR100636595B1 (ko) * | 2004-11-09 | 2006-10-23 | 한국전자통신연구원 | 이종접합 바이폴라 트랜지스터의 제조방법 |
JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
US7368764B1 (en) | 2005-04-18 | 2008-05-06 | Hrl Laboratories, Llc | Heterojunction bipolar transistor and method to make a heterojunction bipolar transistor |
US20070134943A2 (en) * | 2006-04-02 | 2007-06-14 | Dunnrowicz Clarence J | Subtractive - Additive Edge Defined Lithography |
US7960097B2 (en) * | 2007-10-30 | 2011-06-14 | Triquint Semiconductor, Inc. | Methods of minimizing etch undercut and providing clean metal liftoff |
CN100580898C (zh) * | 2007-11-28 | 2010-01-13 | 中国科学院微电子研究所 | 一种引出亚微米hbt发射极/hemt栅的方法 |
CN105225947A (zh) * | 2015-09-24 | 2016-01-06 | 中国电子科技集团公司第五十五研究所 | 磷化铟异质结晶体管发射区材料干湿法结合刻蚀制作方法 |
CN106098547B (zh) * | 2016-06-20 | 2018-10-02 | 中山德华芯片技术有限公司 | 采用电化学工艺制作GaAs MMIC背面通孔的方法 |
US10460326B2 (en) | 2017-10-24 | 2019-10-29 | Global Circuit Innovations, Inc. | Counterfeit integrated circuit detection by comparing integrated circuit signature to reference signature |
CN107895696A (zh) * | 2017-11-03 | 2018-04-10 | 厦门市三安集成电路有限公司 | 一种高精度的hbt制备工艺 |
CN113016053A (zh) * | 2018-11-16 | 2021-06-22 | 朗姆研究公司 | 气泡缺陷减少 |
CN116759310B (zh) * | 2023-08-23 | 2023-11-10 | 北京无线电测量研究所 | 一种使用正型光刻胶的金属剥离方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0055800B1 (en) * | 1980-12-31 | 1985-03-27 | International Business Machines Corporation | A method of depositing a polymer film on a substrate |
DE3788527T2 (de) * | 1986-04-01 | 1994-05-11 | Matsushita Electric Ind Co Ltd | Bipolarer Transistor und sein Herstellungsverfahren. |
JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
US4818712A (en) * | 1987-10-13 | 1989-04-04 | Northrop Corporation | Aluminum liftoff masking process and product |
US5159423A (en) * | 1988-11-02 | 1992-10-27 | Hughes Aircraft Company | Self-aligned, planar heterojunction bipolar transistor |
US5097312A (en) * | 1989-02-16 | 1992-03-17 | Texas Instruments Incorporated | Heterojunction bipolar transistor and integration of same with field effect device |
US5106766A (en) * | 1989-07-11 | 1992-04-21 | At&T Bell Laboratories | Method of making a semiconductor device that comprises p-type III-V semiconductor material |
JPH03229426A (ja) * | 1989-11-29 | 1991-10-11 | Texas Instr Inc <Ti> | 集積回路及びその製造方法 |
JP2918275B2 (ja) * | 1990-03-30 | 1999-07-12 | 株式会社東芝 | 半導体装置 |
EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
JP2618539B2 (ja) * | 1991-03-04 | 1997-06-11 | シャープ株式会社 | 半導体装置の製造方法 |
US5208184A (en) * | 1991-04-30 | 1993-05-04 | Texas Instruments Incorporated | P-n junction diffusion barrier employing mixed dopants |
US5446294A (en) * | 1991-07-31 | 1995-08-29 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
US5298439A (en) * | 1992-07-13 | 1994-03-29 | Texas Instruments Incorporated | 1/f noise reduction in heterojunction bipolar transistors |
JPH0645347A (ja) * | 1992-07-24 | 1994-02-18 | Mitsubishi Electric Corp | ヘテロバイポーラトランジスタ及びその製造方法 |
US5318916A (en) * | 1992-07-31 | 1994-06-07 | Research Triangle Institute | Symmetric self-aligned processing |
US5471078A (en) * | 1992-09-09 | 1995-11-28 | Texas Instruments Incorporated | Self-aligned heterojunction bipolar transistor |
FR2697945B1 (fr) * | 1992-11-06 | 1995-01-06 | Thomson Csf | Procédé de gravure d'une hétérostructure de matériaux du groupe III-V. |
JP3502651B2 (ja) * | 1993-02-08 | 2004-03-02 | トリクイント セミコンダクター テキサス、エルピー | 電極形成法 |
US5468659A (en) * | 1994-03-10 | 1995-11-21 | Hughes Aircraft Company | Reduction of base-collector junction parasitic capacitance of heterojunction bipolar transistors |
US5486483A (en) * | 1994-09-27 | 1996-01-23 | Trw Inc. | Method of forming closely spaced metal electrodes in a semiconductor device |
US5485025A (en) * | 1994-12-02 | 1996-01-16 | Texas Instruments Incorporated | Depleted extrinsic emitter of collector-up heterojunction bipolar transistor |
JPH0945692A (ja) * | 1995-07-27 | 1997-02-14 | Sharp Corp | 縦型構造トランジスタ及びその製造方法、並びに半導体装置 |
US5736417A (en) * | 1996-05-13 | 1998-04-07 | Trw Inc. | Method of fabricating double photoresist layer self-aligned heterojunction bipolar transistor |
US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
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