JPH07326621A - 半導体素子の微細パターン形成方法 - Google Patents

半導体素子の微細パターン形成方法

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JPH07326621A JP32510794A JP32510794A JPH07326621A JP H07326621 A JPH07326621 A JP H07326621A JP 32510794 A JP32510794 A JP 32510794A JP 32510794 A JP32510794 A JP 32510794A JP H07326621 A JPH07326621 A JP H07326621A
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

(57)【要約】 【目的】本発明の目的は微細パターンを有する高集積半
導体素子を容易に製造することにある。 【構成】微細パターンを形成しようとする導電層の上部
にエッチング比が互いに異なる物質を順次に蒸着して上
部層及び下部層の二階構造として形成する。下部層はウ
ェットエッチング工程によって予定深さで側面エッチン
グされる。このエッチングされた部位にフォトレジスト
のパターンが形成され、このフォトレジストのパターン
を用いて導電層を微細パターンとして造る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の微細パター
ン形成方法に関するものであって、特に微細パターンを
形成しようとする導電層の上部にエッチング比が互いに
異なる物質を順次に蒸着して上部層（Top Layer)及び下
部層（Bottom Layer）の二階構造として形成したのちウ
ェットエッチングによって下部層を予定深さで側面エッ
チングし、このエッチングされた部位にフォトレジスト
（Photoresist)を存在させるようにすることによって、
ウェットエッチングされただけの微細パターンが形成で
きるようにした高集積半導体素子の微細パターン形成方
法に関するものである。
【０００２】
【従来の技術】一般にDRAM、SRAM、ASICなどの高集積素
子であればあるほど単位セルの面積が減少されるように
なる。且つ、単位セル面積の縮小によってデザインルー
ルは減少されるようになる。
【０００３】
【発明が解決しようとする課題】半導体素子の製造工程
の時デザインルールの減少によって微細パターンを形成
する必要性はあるものの、パターン形成装備を用いた微
細パターン形成には限界がある。
【０００４】したがって、本発明は微細パターンを形成
しようとする導電層の上部にエッチング比が互いに異な
る物質を順次に蒸着して上部層及び下部層の二階構造と
して形成したのちウェットエッチングとして下部層を予
定深さで側面エッチングし、このエッチングされた部位
にはフォトレジストを存在させるようにすることによっ
て、ウェットエッチングされただけの微細パターンが形
成できるようにした高集積半導体素子の微細パターン形
成方法を提供することにその目的がある。
【０００５】
【課題を解決するための手段】前記した目的を達成する
ための本発明の微細パターン形成工程は基板上に導電層
を形成し、その上部にエッチング比が互いに異なる物質
を順次に蒸着して下部層及び上部層の二階構造を形成
し、上部層及び下部層をリソグラフィ及びエッチング工
程によって順次にエッチングして導電層上にパターンを
形成し、上部層と下部層からなったパターンをウェット
エッチング工程によって下部層のみを選択的に側面エッ
チングし、全体構造の上部にフォトレジストを塗布(Coa
ting）したのちブランケット(Blanket）エッチング工程
によってフォトレジストをエッチングし下部層がエッチ
ングされた部分にフォトレジストを残留せしめ、上部層
と下部層からなったパターンをエッチング工程によって
順次に除去して導電層上にフォトレジストのパターンを
残し、フォトレジストのパターンをエッチングマスクと
して露出させた部分の導電層をエッチングしたのち、フ
ォトレジストのパターンを除去して基板上に導電層のパ
ターンを形成することを特徴とする。
【０００６】
【作用】下層部はウェットエッチング工程によって予定
深さで側面エッチングされる。このエッチングされた部
位にフォトレジストのパターンが形成され、このフォト
レジストのパターンを用いて導電層を微細パターンとし
て造る。
【０００７】
【実施例】以下、添付された図面を参照して本発明を詳
細に説明する。図１Ａないし図１Ｉは本発明による高集
積半導体素子の微細パターンを形成する段階を説明する
ための素子の断面図である。
【０００８】図１Ａは基板１上に導電層２を形成し、そ
の上部にエッチング比が互いに異なる物質を順次に蒸着
して下部層３及び上部層４の二階構造を形成し、上部層
４の上部にリソグラフィ工程によってフォトレジストの
パターン５を形成した状態を示したものである。
【０００９】基板１は半導体素子の製造工程中に形成さ
れる絶縁膜である。下部層３は導電層２とエッチング比
が異なる酸化物または窒化物を蒸着して形成される。上
部層４は下部層３が酸化物として形成される場合、酸化
物とエッチング比が異なる窒化物またはポリシリコンを
蒸着し下部層３が窒化物として形成される場合、窒化物
とエッチング比が異なる酸化物が蒸着して形成される。
重要なのは上部層４と下部層３を形成する時、相互のエ
ッチング比の相違が大きい物質として形成されなければ
ならないということである。
【００１０】図１Ｂはフォトレジストのパターン５をエ
ッチングマスクとした非等方性(Anisotropic）エッチン
グ工程によって上部層４と下部層３を順次にエッチング
し上部層４と下部層３からなったパターンを形成した状
態を示したものである。
【００１１】図１Ｃはフォトレジストのパターン５を除
去した状態の断面図であり、図１Ｄはウェットエッチン
グ工程によって下部層３を選択的に側面エッチングして
導電層パターンが形成される領域を確保した状態を示し
たものである。
【００１２】下部層３が酸化物として形成された場合、
酸化物エッチング溶液を使用し、窒化物から形成された
場合、窒化物ウェトエッチング溶液を使用して下部層３
を選択的にエッチングする。
【００１３】図１Ｅは全体構造上にフォトレジスト６を
塗布した状態の断面図であり、図１Ｆは上部層４をエッ
チング防止層としたブランケット(Blanket）エッチング
工程によって導電層２が現れる時までフォトレジスト６
をエッチングして下部層３がウェットエッチング工程に
よってエッチングされた部分にフォトレジストのパター
ン６Ａを形成した状態を示したものである。
【００１４】図１Ｇは上部層４と下部層３からなったパ
ターンを順次に除去して導電層２上にフォトレジストの
パターン６Ａを残した状態を示したものである。図１Ｈ
はフォトレジストのパターン６Ａをエッチングマスクと
したエッチング工程によって露出された部分の導電層２
をエッチングした状態を示したものであり、図１Ｉはフ
ォトレジストのパターン６Ａを除去して微細な導電層パ
ターン２Ａが形成された状態を示したものである。
【００１５】導電層パターン２Ａの大きさは図１Ｄのウ
ェットエッチング工程の条件を調節して所望の大きさに
調節することができる。
【００１６】
【発明の効果】前述したように本発明によれば単純な工
程によって高集積半導体素子の微細パターンを容易に形
成することのできる卓越な効果がある。
【図面の簡単な説明】
【図１】本発明による高集積半導体素子の微細パターン
を形成する段階を説明するための素子の断面図である。
【符号の説明】
１ 基板 ２ 導電層 ２Ａ 導電層のパターン ３ 下部層 ４ 上部層 ５，６Ａ フォトレジストのパターン ６ フォトレジスト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の微細パターン形成方法におい
    て、基板上に導電層を形成し、その上部にエッチング比
    が互いに異なる物質を順次に蒸着し下部層及び上部層の
    二階構造として形成する段階と、前記段階から前記上部
    層及び下部層をリソグラフィ及びエッチング工程によっ
    て順次にエッチングし、前記導電層上にパターンを形成
    する段階と、前記段階から前記上部層と下部層からなっ
    たパターンをウェットエッチング工程によって前記下部
    層のみを選択的に側面エッチングする段階と、前記段階
    から全体構造の上部にフォトレジストを塗布したのちブ
    ランケットエッチング工程によって前記フォトレジスト
    をエッチングして前記下部層がエッチングされた部分に
    フォトレジストを残留せしめる段階と、前記段階から前
    記上部層と下部層からなったパターンをエッチング工程
    によって順次に除去して前記導電層上にフォトレジスト
    のパターンを残す段階と、前記段階から前記フォトレジ
    ストのパターンをエッチングマスクとして露出された部
    分の導電層をエッチングしたのち前記フォトレジストの
    パターンを除去して前記基板上に導電層のパターンを形
    成する段階からなることを特徴とする半導体素子の微細
    パターン形成方法。
  2. 【請求項２】第１請求項において、前記下部層は前記導
    電層とエッチング比が異なる酸化物であり、前記上部層
    は前記下部層とエッチング比が異なる窒化物であること
    を特徴とする半導体素子の微細パターン形成方法。
  3. 【請求項３】第１請求項において、前記下部層は前記導
    電層とエッチング比が異なる窒化物であり、前記上部層
    は前記下部層とエッチング比が異なる酸化物であること
    を特徴とする半導体素子の微細パターン形成方法。
  4. 【請求項４】第１請求項において、前記下部層が前記導
    電層とエッチング比が異なる酸化物または窒化物であ
    り、前記上部層は前記下部層とエッチング比が異なるポ
    リシリコンであることを特徴とする半導体素子の微細パ
    ターン形成方法。
  5. 【請求項５】第１請求項において、前記上部層と下部層
    からなった非等方性エッチング工程によって形成される
    ことを特徴とする半導体素子の微細パターン形成方法。
  6. 【請求項６】第１請求項において、前記導電層のパター
    ンは前記ウェットエッチング工程の条件を調節してその
    大きさを調節することを特徴とする半導体素子の微細パ
    ターン形成方法。
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