JPH0543287B2 - - Google Patents
Info
- Publication number
- JPH0543287B2 JPH0543287B2 JP61243327A JP24332786A JPH0543287B2 JP H0543287 B2 JPH0543287 B2 JP H0543287B2 JP 61243327 A JP61243327 A JP 61243327A JP 24332786 A JP24332786 A JP 24332786A JP H0543287 B2 JPH0543287 B2 JP H0543287B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- mask
- sidewall
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims 3
- 230000003628 erosive effect Effects 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 239000000395 magnesium oxide Substances 0.000 description 7
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 7
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005755 formation reaction Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はサブミクロンのマスク開孔を形成する
方法、具体的には側壁形成反応性イオン・エツチ
ング及び反転像リフトオフ技法を使用する事によ
つて特徴付けられるサブミクロンのマスク開孔形
成方法に関する。
方法、具体的には側壁形成反応性イオン・エツチ
ング及び反転像リフトオフ技法を使用する事によ
つて特徴付けられるサブミクロンのマスク開孔形
成方法に関する。
Ｂ 従来技術
種々の形式のホトリソグラフイが超大規模回路
の製造に使用されるマスク中の開孔もしくは線を
形成するのに使用されている。例えばエミツタの
ための非常に小さなマスクの開孔、他の拡散段階
もしくはチツプ装置の相互接続のための非常に薄
い金属化パターンは、レジスト材料を使用し、こ
れを写真により画定したパターンを通して選択的
にＥビーム、Ｘ線もしくはイオン・ビーム照射に
よつて露光して製造されている。最近、新しい技
術が開発され、これによれば、レジスト材料の選
択的露光時に固有の光学的制限が回避され、マス
クの開孔の寸法もしくは所望の線パターンの幅
が、非常に高密度の集積回路のために１ミクロン
以下の程度に低減される様になつた。この新しい
技術は、上述の寸法を画定するために、ホトリソ
グラフイの使用を避けて、側壁の反応性イオン・
エツチング（RIE）で置換え、寸法を、高い精度
で制御し得る付着層の厚さによつて決定するもの
である。
の製造に使用されるマスク中の開孔もしくは線を
形成するのに使用されている。例えばエミツタの
ための非常に小さなマスクの開孔、他の拡散段階
もしくはチツプ装置の相互接続のための非常に薄
い金属化パターンは、レジスト材料を使用し、こ
れを写真により画定したパターンを通して選択的
にＥビーム、Ｘ線もしくはイオン・ビーム照射に
よつて露光して製造されている。最近、新しい技
術が開発され、これによれば、レジスト材料の選
択的露光時に固有の光学的制限が回避され、マス
クの開孔の寸法もしくは所望の線パターンの幅
が、非常に高密度の集積回路のために１ミクロン
以下の程度に低減される様になつた。この新しい
技術は、上述の寸法を画定するために、ホトリソ
グラフイの使用を避けて、側壁の反応性イオン・
エツチング（RIE）で置換え、寸法を、高い精度
で制御し得る付着層の厚さによつて決定するもの
である。
側壁（sidewall）RIE方法を使用して狭い線パ
ターン構造体（この場合はFETゲート電極の長
さ）を決定する例は米国特許第4430791号に与え
られている。小さなマスクの開孔を画定するのに
側壁RIE方法を使用する例は米国特許第4209349
号に与えられている。しかしながら後者の例に関
して言えば、窒化シリコンの側壁の形成後に熱酸
化段階が使用されている。熱的酸化は窒化物の側
壁の下に良く知られた鳥のくちばし状の部分
（bird′s beak）を形成する傾向があり、これがそ
の後に窒化物を除去した時のエミツタの窓幅の制
御の精度に影響を与えた。従つて、鳥のくちばし
状部を形成する傾向のある処理段階の使用を避け
て、側壁RIE方法に固有のマスク開孔制御の長所
が完全に発揮されるようにすることが望まれる。
ターン構造体（この場合はFETゲート電極の長
さ）を決定する例は米国特許第4430791号に与え
られている。小さなマスクの開孔を画定するのに
側壁RIE方法を使用する例は米国特許第4209349
号に与えられている。しかしながら後者の例に関
して言えば、窒化シリコンの側壁の形成後に熱酸
化段階が使用されている。熱的酸化は窒化物の側
壁の下に良く知られた鳥のくちばし状の部分
（bird′s beak）を形成する傾向があり、これがそ
の後に窒化物を除去した時のエミツタの窓幅の制
御の精度に影響を与えた。従つて、鳥のくちばし
状部を形成する傾向のある処理段階の使用を避け
て、側壁RIE方法に固有のマスク開孔制御の長所
が完全に発揮されるようにすることが望まれる。
米国特許第4274909号は１ミクロン以下の程度
のマスク開孔を形成するための代替的非側壁RIE
方法を開示している。この方法は側壁RIEの場合
よりも正確に制御するのが幾分困難なホトレジス
ト平坦化及び等方性エツチング段階を含んでい
る。
のマスク開孔を形成するための代替的非側壁RIE
方法を開示している。この方法は側壁RIEの場合
よりも正確に制御するのが幾分困難なホトレジス
ト平坦化及び等方性エツチング段階を含んでい
る。
Ｃ 発明が解決しようとする問題点
本発明の目的は、側壁の反応性イオン・エツチ
ングによる形成及び反転像リフト・オフ技術によ
り基板中にサブミクロンの開孔を形成する方法を
与えることにある。
ングによる形成及び反転像リフト・オフ技術によ
り基板中にサブミクロンの開孔を形成する方法を
与えることにある。
Ｄ 問題点を解決するための手段
酸化不能な基板を含む、種々の型の基板中のサ
ブミクロンのマスクの開孔は反転像リフト・オフ
処理段階を含む側壁反応性イオン・エツチング形
成方法によつて形成される。多結晶シリコン（ポ
リシリコン）をベースとするトランジスタのため
のサブミクロンのエミツタ用のマスクの開孔を形
成する例示的実施例では、側壁RIE技術によつて
基板上にサブミクロン幅のメサを形成する。基板
はP+ドープド・ポリシリコン材料、これを覆う
２酸化シリコン層及び窒化シリコン層を含む。こ
の基板はN-エピタキシヤル（EPI）シリコン層
上に形成され、このEPIシリコン層中にバイポー
ラ・トランジスタが形成される。メサは下層の２
酸化シリコン層及び上層の窒化シリコン層より成
る。メサの２酸化シリコン層は等方性エツチング
によつてアンダーカツトされ、リフト・オフ・プ
ロフイールが与えられる。次に酸化マグネシウム
（MgO）もしくは他の適当なRIEマスキング材料
を蒸着等によつて構造体上に付着する。メサ形支
持体中の残りのSiO2をエツチングによつて除去
すると、上のSi3N4及びMgO層がリフト・オフさ
れて、構造体の非メサ領域上に残つたMgO層中
にサブミクロンの開孔が残る。開孔を通して露出
した基板がさらにRIEによつて除去され、ホトリ
ソグラフイ方法を使用して達成可能なよりもはる
かに寸法が小さく、寸法の制御が著しく改良され
た、N-エピタキシヤル層のためのエミツタ用マ
スクが与えらえる。
ブミクロンのマスクの開孔は反転像リフト・オフ
処理段階を含む側壁反応性イオン・エツチング形
成方法によつて形成される。多結晶シリコン（ポ
リシリコン）をベースとするトランジスタのため
のサブミクロンのエミツタ用のマスクの開孔を形
成する例示的実施例では、側壁RIE技術によつて
基板上にサブミクロン幅のメサを形成する。基板
はP+ドープド・ポリシリコン材料、これを覆う
２酸化シリコン層及び窒化シリコン層を含む。こ
の基板はN-エピタキシヤル（EPI）シリコン層
上に形成され、このEPIシリコン層中にバイポー
ラ・トランジスタが形成される。メサは下層の２
酸化シリコン層及び上層の窒化シリコン層より成
る。メサの２酸化シリコン層は等方性エツチング
によつてアンダーカツトされ、リフト・オフ・プ
ロフイールが与えられる。次に酸化マグネシウム
（MgO）もしくは他の適当なRIEマスキング材料
を蒸着等によつて構造体上に付着する。メサ形支
持体中の残りのSiO2をエツチングによつて除去
すると、上のSi3N4及びMgO層がリフト・オフさ
れて、構造体の非メサ領域上に残つたMgO層中
にサブミクロンの開孔が残る。開孔を通して露出
した基板がさらにRIEによつて除去され、ホトリ
ソグラフイ方法を使用して達成可能なよりもはる
かに寸法が小さく、寸法の制御が著しく改良され
た、N-エピタキシヤル層のためのエミツタ用マ
スクが与えらえる。
Ｅ 実施例
本発明の方法は広範囲の材料のサブミクロンの
開孔の形成に使用されるが、説明は多結晶をベー
スとするバイポーラ・トランジスタのためのサブ
ミクロンのエミツタ・マスク開孔を形成するため
の材料について行う。この様な型のトランジスタ
はこの分野で良く知られていて、例えば米国特許
第4252582号に説明されている。簡単に説明する
と、このトランジスタは単結晶の半導体基体上に
付着したエピタキシヤル層中に形成される。この
エピタキシヤル層上にドープド多結晶層を（エピ
タキシヤル層中への外方向拡散によつて外因性の
ベース領域の少なく共１部を形成するため及び該
外因性のベースに電気的回路接点を与えるため
に）付着する。この様にして、エミツタが外因性
のベースの中央に形成される。
開孔の形成に使用されるが、説明は多結晶をベー
スとするバイポーラ・トランジスタのためのサブ
ミクロンのエミツタ・マスク開孔を形成するため
の材料について行う。この様な型のトランジスタ
はこの分野で良く知られていて、例えば米国特許
第4252582号に説明されている。簡単に説明する
と、このトランジスタは単結晶の半導体基体上に
付着したエピタキシヤル層中に形成される。この
エピタキシヤル層上にドープド多結晶層を（エピ
タキシヤル層中への外方向拡散によつて外因性の
ベース領域の少なく共１部を形成するため及び該
外因性のベースに電気的回路接点を与えるため
に）付着する。この様にして、エミツタが外因性
のベースの中央に形成される。
第１Ａ図を参照するに、ポリシリコンをベース
とするトランジスタ中にエミツタの開孔を画定す
るのに使用する例示的な層状のマスクはP+ドー
プド・ポリシリコン層２、SiO2層３及びSi3N4層
４より成る。このマスクはその中にトランジスタ
（図示せず）を形成するＮ型エピタキシヤル
（EPI）層１に形成されている。層２，３及び４
は普通ポリシリコン・ベースのトランジスタの製
造に使用されているが、本発明においては広義に
云つて、これ等の層はその中にサブミクロンの開
孔を有する基板５を形成する以外に目的はない。
とするトランジスタ中にエミツタの開孔を画定す
るのに使用する例示的な層状のマスクはP+ドー
プド・ポリシリコン層２、SiO2層３及びSi3N4層
４より成る。このマスクはその中にトランジスタ
（図示せず）を形成するＮ型エピタキシヤル
（EPI）層１に形成されている。層２，３及び４
は普通ポリシリコン・ベースのトランジスタの製
造に使用されているが、本発明においては広義に
云つて、これ等の層はその中にサブミクロンの開
孔を有する基板５を形成する以外に目的はない。
所望のサブミクロンの開孔の幅は上記米国特許
第4209349号の側壁の反応性イオン・エツチング
技術に従つて決定される。この技術によつて段階
状構造体の表面上に付着される厚さが精密に制御
された１層もしくは複数の層が反応性イオン・エ
ツチングされ、段階状構造体の垂直表面（側壁）
に沿う個所を除く付着層のすべてが除去される。
従つて、SiO2層６、Si3N4層７及びSiO2の段階構
造体８が基板５上に形成される。全構造体をポリ
シリコン層９で覆い、次に反応性イオン・エツチ
ングによつて層９をすべての水平な表面から除去
し、層９を段階構造体８の側壁１０のところだけ
に残す。この時点迄に遂行された工程は一般的に
云つて米国特許第4209349号に説明されている工
程に対応するが、使用する材料は若干異なつてい
る。
第4209349号の側壁の反応性イオン・エツチング
技術に従つて決定される。この技術によつて段階
状構造体の表面上に付着される厚さが精密に制御
された１層もしくは複数の層が反応性イオン・エ
ツチングされ、段階状構造体の垂直表面（側壁）
に沿う個所を除く付着層のすべてが除去される。
従つて、SiO2層６、Si3N4層７及びSiO2の段階構
造体８が基板５上に形成される。全構造体をポリ
シリコン層９で覆い、次に反応性イオン・エツチ
ングによつて層９をすべての水平な表面から除去
し、層９を段階構造体８の側壁１０のところだけ
に残す。この時点迄に遂行された工程は一般的に
云つて米国特許第4209349号に説明されている工
程に対応するが、使用する材料は若干異なつてい
る。
以下の工程からは米国特許第4209349号と異な
る。この米国特許の場合には、段階状構造体が残
され、側壁を除去して、段階状構造体に隣接して
開孔が画定されているが、本発明では逆にこの時
側壁を残して段階状構造体を除去する。従つて、
反応性イオン・エツチング段階の後にSiO2構造
体が除去され、Si3N4層７の最上部上にメサとし
て孤立するポリシリコン９の側壁１０が残され
る。側壁１０をマスクとして使用して（側壁１０
によつて覆われる個所を除き）層６及び７が順次
エツチングにより除去され、第１Ｂ図に示した突
出形状のメサ構造体１１が得られる。
る。この米国特許の場合には、段階状構造体が残
され、側壁を除去して、段階状構造体に隣接して
開孔が画定されているが、本発明では逆にこの時
側壁を残して段階状構造体を除去する。従つて、
反応性イオン・エツチング段階の後にSiO2構造
体が除去され、Si3N4層７の最上部上にメサとし
て孤立するポリシリコン９の側壁１０が残され
る。側壁１０をマスクとして使用して（側壁１０
によつて覆われる個所を除き）層６及び７が順次
エツチングにより除去され、第１Ｂ図に示した突
出形状のメサ構造体１１が得られる。
本発明では、この構造体１１をリフト・オフ処
理に使用し、（米国特許第4209349号に示した様
に）側壁構造体に侵入して鳥のくちばし状部を形
成して側壁構造体の幅の精度を減少させる酸化段
階を使用する事なく、付着層９の厚さによつて決
定される寸法及び寸法上の精度を有するサブミク
ロンの開孔を基板５中に形成する。この開孔の形
成は先ずポリシリコンの残部１０を除去する事か
ら始まる。次にリフト・オフを容易にするため
に、好ましくは構造体１１のSiO2層６を選択的
エツチング剤を使用してアンダーカツトし、
MgOもしくはポリシリコンの様な適切なリフ
ト・オフ材料の層１２を（例えば蒸着によつて）
構造体上に付着する（第１Ｃ図）。アンダーカツ
トしたSiO2並びに上層のSi3N4層７及びMgO層１
２がリフト・オフ処理分野で良く知られた、
SiO2層を選択的に侵食する等方性エツチング剤
を使用する事によつて除去される。次に残つた
MgO層１２を反応性イオン・エツチングのため
のマスクとして使用し、夫々露出したSi3N4、
SiO2及びポリシリコン層４，３及び２を順次除
去し、第１Ｄ図に示した構造体１３を得る。構造
体１３は現在の技術のポリシリコンをベースとす
るトランジスタに適用できる。この現在の技術の
トランジスタでは構造体１３のP+ポリシリコン
層２は、層２からN-エピタキシヤル層１へドー
パントが外方に拡散する事によつて形成された外
因性ベース領域に対するベース・コンタクトを与
え、固有のベース及びエミツタ領域（同じ様に図
示されず）が構造体１３中の開孔１４による夫々
のイオン注入によつて形成される。
理に使用し、（米国特許第4209349号に示した様
に）側壁構造体に侵入して鳥のくちばし状部を形
成して側壁構造体の幅の精度を減少させる酸化段
階を使用する事なく、付着層９の厚さによつて決
定される寸法及び寸法上の精度を有するサブミク
ロンの開孔を基板５中に形成する。この開孔の形
成は先ずポリシリコンの残部１０を除去する事か
ら始まる。次にリフト・オフを容易にするため
に、好ましくは構造体１１のSiO2層６を選択的
エツチング剤を使用してアンダーカツトし、
MgOもしくはポリシリコンの様な適切なリフ
ト・オフ材料の層１２を（例えば蒸着によつて）
構造体上に付着する（第１Ｃ図）。アンダーカツ
トしたSiO2並びに上層のSi3N4層７及びMgO層１
２がリフト・オフ処理分野で良く知られた、
SiO2層を選択的に侵食する等方性エツチング剤
を使用する事によつて除去される。次に残つた
MgO層１２を反応性イオン・エツチングのため
のマスクとして使用し、夫々露出したSi3N4、
SiO2及びポリシリコン層４，３及び２を順次除
去し、第１Ｄ図に示した構造体１３を得る。構造
体１３は現在の技術のポリシリコンをベースとす
るトランジスタに適用できる。この現在の技術の
トランジスタでは構造体１３のP+ポリシリコン
層２は、層２からN-エピタキシヤル層１へドー
パントが外方に拡散する事によつて形成された外
因性ベース領域に対するベース・コンタクトを与
え、固有のベース及びエミツタ領域（同じ様に図
示されず）が構造体１３中の開孔１４による夫々
のイオン注入によつて形成される。
尚、第１Ａ図の構造体を形成するのに必要な付
着、第１Ｂ図の構造体１１を与えるエツチング、
第１Ｄ図の最後の構造体１３を形成するためのリ
フト・オフ方法の詳細については、個々の方法が
この技術分野で個々に十分知られているために、
概要的に言及した。さらに使用する個々の層が何
であるかは他の層との適合性が保持される限り、
又第１Ｂ図の側壁構造体１１を形成する際、又第
１Ｄ図の残留リフト・オフ構造体１３を形成する
際に含まれるエツチング段階に適合する限り本発
明の実施にとつては重要ではない。
着、第１Ｂ図の構造体１１を与えるエツチング、
第１Ｄ図の最後の構造体１３を形成するためのリ
フト・オフ方法の詳細については、個々の方法が
この技術分野で個々に十分知られているために、
概要的に言及した。さらに使用する個々の層が何
であるかは他の層との適合性が保持される限り、
又第１Ｂ図の側壁構造体１１を形成する際、又第
１Ｄ図の残留リフト・オフ構造体１３を形成する
際に含まれるエツチング段階に適合する限り本発
明の実施にとつては重要ではない。
Ｆ 発明の効果
以上のように、本発明によれば、光学的な限界
がなく、又酸化工程による欠陥を生じることな
く、基板中にサブミクロンの開孔を形成する方法
が与えられる。
がなく、又酸化工程による欠陥を生じることな
く、基板中にサブミクロンの開孔を形成する方法
が与えられる。
第１Ａ図、第１Ｂ図、第１Ｃ図及び第１Ｄ図
は、本発明の方法の好ましい実施例を実施した際
の相継ぐ段階における部分的構造体の簡単化した
断面図である。 １……Ｎ型エピタキシヤル層、２……Ｐ型ポリ
シリコン層、３……SiO2層、４……Si3N4層、５
……基板、６……SiO2層、７……Si3N4層、８…
…SiO2段階状構造体、９……ポリシリコン層、
１０……側壁、１１……メサ構造体、１２……リ
フト・オフ材料、１３……リフト・オフ構造体、
１４……開孔。
は、本発明の方法の好ましい実施例を実施した際
の相継ぐ段階における部分的構造体の簡単化した
断面図である。 １……Ｎ型エピタキシヤル層、２……Ｐ型ポリ
シリコン層、３……SiO2層、４……Si3N4層、５
……基板、６……SiO2層、７……Si3N4層、８…
…SiO2段階状構造体、９……ポリシリコン層、
１０……側壁、１１……メサ構造体、１２……リ
フト・オフ材料、１３……リフト・オフ構造体、
１４……開孔。
Claims (1)
- 【特許請求の範囲】 １ (a) 反応性イオン・エツチングによる側壁形
成技術によつて基板上にメサ構造体を形成し、 (b) 上記基板上及び上記メサ構造体の上の上記メ
サ構造体の側壁以外の箇所に薄膜を付着し、 (c) 上記メサ構造体の側壁を選択的に侵食し、上
記薄膜を侵食しないで上記メサ構造体及び該メ
サ構造体上の上記薄膜を完全に除去して、上記
薄膜を上記メサ構造体があつた位置を除く基板
上だけに残し、 (d) 上記薄膜をエツチング・マスクとして使用し
て上記基板を選択的にエツチングして開孔を形
成する、 開孔の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US799053 | 1985-11-18 | ||
| US06/799,053 US4654119A (en) | 1985-11-18 | 1985-11-18 | Method for making submicron mask openings using sidewall and lift-off techniques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126637A JPS62126637A (ja) | 1987-06-08 |
| JPH0543287B2 true JPH0543287B2 (ja) | 1993-07-01 |
Family
ID=25174932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243327A Granted JPS62126637A (ja) | 1985-11-18 | 1986-10-15 | 開孔の形成方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4654119A (ja) |
| EP (1) | EP0223032A3 (ja) |
| JP (1) | JPS62126637A (ja) |
| CN (1) | CN86107855B (ja) |
| AU (1) | AU576086B2 (ja) |
| BR (1) | BR8605249A (ja) |
| CA (1) | CA1227456A (ja) |
| IN (1) | IN168426B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4842633A (en) * | 1987-08-25 | 1989-06-27 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing molds for molding optical glass elements and diffraction gratings |
| DE3888184D1 (de) * | 1988-11-17 | 1994-04-07 | Ibm | Verfahren zur Herstellung von Masken mit Strukturen im Submikrometerbereich. |
| US5858256A (en) * | 1996-07-11 | 1999-01-12 | The Board Of Trustees Of The Leland Stanford, Jr. University | Method of forming small aperture |
| US5956583A (en) * | 1997-06-30 | 1999-09-21 | Fuller; Robert T. | Method for forming complementary wells and self-aligned trench with a single mask |
| US20060191863A1 (en) * | 2005-02-25 | 2006-08-31 | Benjamin Szu-Min Lin | Method for fabricating etch mask and patterning process using the same |
| US7754622B2 (en) | 2007-06-07 | 2010-07-13 | Tokyo Electron Limited | Patterning method utilizing SiBN and photolithography |
| JP2009094125A (ja) * | 2007-10-04 | 2009-04-30 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2013004669A (ja) * | 2011-06-15 | 2013-01-07 | Toshiba Corp | パターン形成方法、電子デバイスの製造方法及び電子デバイス |
| CN105226002B (zh) * | 2014-07-04 | 2019-05-21 | 北大方正集团有限公司 | 自对准沟槽型功率器件及其制造方法 |
| US10679853B2 (en) | 2018-02-08 | 2020-06-09 | International Business Machines Corporation | Self-aligned, over etched hard mask fabrication method and structure |
| US11056722B2 (en) | 2018-02-08 | 2021-07-06 | International Business Machines Corporation | Tool and method of fabricating a self-aligned solid state thin film battery |
| US10720670B2 (en) | 2018-02-08 | 2020-07-21 | International Business Machines Corporation | Self-aligned 3D solid state thin film battery |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130431A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5870534A (ja) * | 1982-09-27 | 1983-04-27 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | リフトオフ・シヤドウマスクの形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982943A (en) * | 1974-03-05 | 1976-09-28 | Ibm Corporation | Lift-off method of fabricating thin films and a structure utilizable as a lift-off mask |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4274909A (en) * | 1980-03-17 | 1981-06-23 | International Business Machines Corporation | Method for forming ultra fine deep dielectric isolation |
| US4387145A (en) * | 1981-09-28 | 1983-06-07 | Fairchild Camera & Instrument Corp. | Lift-off shadow mask |
| US4430791A (en) * | 1981-12-30 | 1984-02-14 | International Business Machines Corporation | Sub-micrometer channel length field effect transistor process |
| DE3242113A1 (de) * | 1982-11-13 | 1984-05-24 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper |
| US4572765A (en) * | 1983-05-02 | 1986-02-25 | Fairchild Camera & Instrument Corporation | Method of fabricating integrated circuit structures using replica patterning |
| KR890003903B1 (ko) * | 1983-06-29 | 1989-10-10 | 가부시끼가이샤 히다찌세이사꾸쇼 | 패턴 형성 방법 |
| US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
-
1985
- 1985-11-18 US US06/799,053 patent/US4654119A/en not_active Expired - Fee Related
-
1986
- 1986-05-22 CA CA000509770A patent/CA1227456A/en not_active Expired
- 1986-06-13 AU AU58846/86A patent/AU576086B2/en not_active Ceased
- 1986-10-03 EP EP86113666A patent/EP0223032A3/en not_active Ceased
- 1986-10-15 JP JP61243327A patent/JPS62126637A/ja active Granted
- 1986-10-28 BR BR8605249A patent/BR8605249A/pt not_active IP Right Cessation
- 1986-11-14 CN CN86107855A patent/CN86107855B/zh not_active Expired
- 1986-12-03 IN IN937/MAS/86A patent/IN168426B/en unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130431A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5870534A (ja) * | 1982-09-27 | 1983-04-27 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | リフトオフ・シヤドウマスクの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0223032A2 (en) | 1987-05-27 |
| IN168426B (ja) | 1991-03-30 |
| AU5884686A (en) | 1987-05-21 |
| EP0223032A3 (en) | 1990-06-27 |
| CN86107855B (zh) | 1988-06-29 |
| CA1227456A (en) | 1987-09-29 |
| BR8605249A (pt) | 1987-07-28 |
| CN86107855A (zh) | 1987-08-19 |
| US4654119A (en) | 1987-03-31 |
| JPS62126637A (ja) | 1987-06-08 |
| AU576086B2 (en) | 1988-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4871630A (en) | Mask using lithographic image size reduction | |
| US4707218A (en) | Lithographic image size reduction | |
| EP0036573A2 (en) | Method for making a polysilicon conductor structure | |
| JPS60147133A (ja) | 半導体基板内に溝を形成する方法 | |
| JPH05121317A (ja) | Ｓｏｉ構造形成方法 | |
| JPH0543287B2 (ja) | ||
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| GB2081187A (en) | Retro-etch process for integrated circuits | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPH1145863A (ja) | 基板にイオンインプラントする方法 | |
| KR100253345B1 (ko) | 반도체 소자의 마스크 제조방법 | |
| JP2705187B2 (ja) | 半導体素子製造方法 | |
| JPH01235245A (ja) | 半導体装置 | |
| JPH0257701B2 (ja) | ||
| KR100818387B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| JPS5957450A (ja) | 半導体装置の素子分離方法 | |
| JPH0613459A (ja) | 素子分離方法及び半導体装置 | |
| JPH02283029A (ja) | 半導体装置の製造方法 | |
| JPS62247530A (ja) | マスクパタ−ンの形成方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS583244A (ja) | 半導体装置の製造方法 | |
| CA1260627A (en) | Lithographic image size reduction photomask | |
| JPS58217499A (ja) | 薄膜の微細加工方法 | |
| JPH04240748A (ja) | 半導体装置の製造方法 |