JP2009094125A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】より微細な配線が形成された半導体装置を容易に製造する方法を提供する。
【解決手段】半導体基板上に導電性膜を形成する工程と、前記導電性膜上に犠牲膜を形成する工程と、前記犠牲膜をパターニングする工程と、パターニングされた前記犠牲膜の側面に、サイドウォールを形成する工程と、パターニングされた前記犠牲膜を除去する工程と、前記サイドウォールをマスクとして用いて前記導電性膜をパターニングして、配線を形成する工程とを有する方法により、半導体装置を製造する。
【選択図】図１

Description

本発明は、ＤＲＡＭ、Ｆｌａｓｈメモリ、ロジック品等の半導体装置の製造方法に関する。特に、半導体装置における配線を形成する方法に関する。

半導体装置において配線を形成する方法としては、写真製版により形成したレジストパターンをマスクとして用いて下層の導電性膜をパターニングする方法が一般的である。

具体的な実施形態を、図２を参照しつつ説明する。図２は、一般的な半導体装置の製造工程を示す断面図であり、具体的にはゲート電極配線を形成する製造工程を示している。まず、ゲート絶縁膜２が形成されている半導体基板１上に導電性膜３（ドープドポリシリコン膜３ａおよびＷ／ＷＮ膜３ｂ）を形成する（図２（ａ））。次いで、導電性膜３上にフォトレジストを塗布し、そのフォトレジストをパターニングしてレジストパターン５を形成する（図２（ｂ））。そして、このレジストパターン５をマスクとして用いて導電性膜３をパターニングし（図２（ｃ））、最後にレジストパターン５を除去することで、配線８を形成する（図２（ｄ））。

以上のように、図２に示す実施形態にて形成される配線の幅は、レジストパターンの幅に相当するため、写真製版により形成できるパターン幅が最小幅である。一方で、近年の半導体デバイスにおける配線の微細化により、写真製版により形成できるパターン幅の限界に近づいており、より高価な写真製版設備が必要となる場合があった。また、さらなる微細化を進めることが困難になってきている。

さらに、レジストパターンの形成にあたり、隣接するパターンの有無によってレジストパターンの幅に変動が起きやすく、結果として配線の幅にバラツキが生じるという問題もあった。

例えば、ＤＲＡＭのメモリセル部におけるワード線（ゲート電極）用の配線を形成する場合について説明する。ＤＲＡＭのメモリセル部においては、一定の幅を有する直線形状のワード線が特定の間隔で規則正しく配置されている。しかし、メモリセルの端部においてはパターン配置の連続性が途切れるために、図２に示す実施形態によりパターニングする方法では、メモリセルの端部に位置するフォトレジストのパターンに寸法変動が起き易く、配線の幅のバラツキが生じる場合があった。配線の幅のバラツキは断線等の不具合を発生させる原因となる。

ところで、レジストパターンの代わりに、ハードマスクを用いてパターニングする方法が、特許文献１に記載されている。特許文献１に記載の方法では、Ｓｉ含有アモルファスカーボン層をレジストパターンによりパターニングし、そのパターニングされたＳｉ含有アモルファスカーボン層を用いて、下地層をパターニングしている。

また、レジストパターンとハードマスクを併用する方法が、特許文献２に記載されている。特許文献２に記載の方法では、レジストパターンの側壁上に被腹膜が残った状態のマスクを用いて被加工物をパターニングしている。
特開２００５−４５０５３号公報 特開２００６−２９４９０９号公報

しかし、特許文献１および２に記載の方法では、配線の幅をレジストパターンの幅より微細化することはできない。

そこで、本発明は、より微細な配線が形成された半導体装置を容易に製造する方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板上に導電性膜を形成する工程と、
前記導電性膜上に犠牲膜を形成する工程と、
前記犠牲膜をパターニングする工程と、
パターニングされた前記犠牲膜の側面に、サイドウォールを形成する工程と、
パターニングされた前記犠牲膜を除去する工程と、
前記サイドウォールをマスクとして用いて前記導電性膜をパターニングして、配線を形成する工程と
を有することを特徴とする。

本発明によれば、より微細な配線が形成された半導体装置を容易に製造することができる。

以下、本実施形態について、図１を参照しつつ説明する。図１は、本実施形態における半導体装置の製造工程を示す断面図であり、具体的にはゲート電極配線を形成する製造工程を示している。

本実施形態では、まず、半導体基板１上に導電性膜３を形成する（図１（ａ））。

半導体基板１としては、例えばシリコン基板を用いることができる。半導体基板１には、素子分離領域用のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成されていてもよい。また、図１に示す実施形態のように、ゲート電極配線を形成する場合、半導体基板１上にはシリコン酸化膜（ＳｉＯ₂）等によるゲート絶縁膜２が形成されている。

導電性膜３は、後に配線となる部分であり、図１に示す実施形態においてはゲート電極配線となる部分である。導電性膜３としては、例えばタングステン（Ｗ）等の金属や窒化タングステン（ＷＮ）等の金属窒化物からなる膜、ポリシリコン（Ｐｏｌｙ−Ｓｉ）にリン等の不純物を導入したドープトポリシリコン膜等を用いることができる。導電性膜３は、一層でもよく、二層以上でもよい。図１に示す実施形態では、第一の導電性膜としてＣＶＤ法によりドープドポリシリコン膜３ａが形成され、さらに、第二の導電性膜としてスパッタ法により窒化タングステン膜およびタングステン膜の２層からなるＷ／ＷＮ膜３ｂが形成されている。

本実施形態では、次いで、導電性膜３上に犠牲膜４を形成する（図１（ｂ））。

犠牲膜４は、後に隣り合う配線間パターンとなる部分であり、図１に示す実施形態においては隣り合うゲート電極配線間パターンとなる部分である。犠牲膜４としては、例えばアモルファスカーボン膜などのアッシャブルハードマスク膜を用いることができる。なお、犠牲膜４は、後の工程により除去する必要があるため、アッシングにより容易に除去が可能な膜であることが好ましい。図１に示す実施形態では、犠牲膜４としてＣＶＤ法によりアモルファスカーボン膜が形成されている。

ここで、アモルファスカーボン膜の形成方法の一例を具体的に説明する。まず、平行平板型の電極を有するプラズマＣＶＤ容器内の一方の電極上に半導体基板１を置き、容器内を真空排気した後、原料ガスとしてメタン（ＣＨ₄）を供給し、容器内の圧力が６００Ｐａ程度になるように保持する。その後、半導体基板の温度を５３０℃程度に加熱した状態で、電極間に１５００Ｗの高周波電力を印加してプラズマを発生させることで、アモルファスカーボン膜を堆積させることができる。アモルファスカーボン膜の原料としては、メタン以外の種々の材料を用いることもできる。また、温度、圧力、高周波電力についても、用いる原料に応じて、適宜条件を選択することができる。

本実施形態では、次いで、犠牲膜４をパターニングする（図１（ｄ））。より具体的な工程例を挙げる。まず、犠牲膜４上にフォトレジストを塗布し、そのフォトレジストをパターニングしてレジストパターン５を形成する（図１（ｃ））。そして、このレジストパターン５をマスクとして用いて犠牲膜４をパターニングし、最後にレジストパターン５を除去する（図１（ｄ））。

フォトレジストのパターニングは、例えば写真製版により行うことができる。ここで、形成するフォトレジストパターン５は、図２に示す実施形態のフォトレジストパターン５とは異なるパターンを有する。すなわち、図２に示す実施形態でのフォトレジストパターン５は、形成する配線パターンと同じパターンを有するのに対し、図１に示す実施形態でのフォトレジストパターン５は、隣り合う配線間パターンと同じパターンを有する。したがって、例えばフォトレジストとしてポジ型レジストを用いた場合のパターニングにおいて、図２に示す実施形態では配線する部分が暗部となるフォトマスクを用いるのに対し、図１に示す実施形態では隣り合う配線間となる領域が暗部となるフォトマスクを用いることになる。

犠牲膜４のパターニングは、例えばドライエッチングにより行うことができる。フォトレジストパターン５の除去は、例えばウェットエッチングにより行うことができる。こうして、隣り合う配線間パターンを反映した犠牲膜パターンが形成される。

本実施形態では、次いで、パターニングされた犠牲膜４の側面に、サイドウォール７を形成する（図１（ｆ））。より具体的な工程例を挙げる。まず、パターニングされた犠牲膜４上にサイドウォール形成用膜６を形成する（図１（ｅ））。そして、犠牲膜４の側面部以外に形成されたサイドウォール形成用膜６を除去して、サイドウォール７を形成する（図１（ｆ））。

サイドウォール形成用膜６としては、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）、シリコン酸化膜等のハードマスク膜を用いることができる。図１に示す実施形態では、サイドウォール形成用膜６としてＣＶＤ法によりシリコン窒化膜が形成されている。

ここで、サイドウォール７は、後に配線を形成するためのマスクとして用いる。すなわち、サイドウォール７の幅が、形成される配線の幅となる。したがって、所望の幅のサイドウォール７が形成されるように、形成するサイドウォール形成用膜６の厚さを調整する。

犠牲膜４の側面部以外に形成されたサイドウォール形成用膜６の除去は、例えばドライエッチバックにより行うことができる。

本実施形態では、次いで、犠牲膜４を除去する（図１（ｇ））。

犠牲膜４の除去は、例えばアッシングにより行うことができる。こうして、形成される配線パターンに相当するパターンを有するサイドウォール７を、導電性膜３上に残すことができる。

ここで、アモルファスカーボン膜の除去方法の一例を具体的に説明する。装置としては円筒型プラズマアッシング装置を用いることができる。また、反応ガスとしては、アンモニアの他、酸素もしくは酸素を含有するガスを用いることができる。さらに、アモルファスカーボン膜と反応し、揮発性の酸化炭素、窒化炭素、水素化炭素を生成しうるガスであれば同様に反応ガスとして使用することができる。アッシング時の半導体基板の温度は、２００℃程度に設定しておくことが好ましい。なお、アンモニアや酸素プラズマではシリコン窒化膜やシリコン酸化膜はエッチングされないので、アモルファスカーボン膜のみを選択的に除去することができる。

本実施形態では、次いで、サイドウォール７をマスクとして用いて導電性膜３をパターニングして、配線８を形成する（図１（ｈ））。

導電性膜３のパターニングは、例えばドライエッチングにより行うことできる。こうして、図１に示す実施形態では、ゲート電極配線が形成される。

以上ではゲート電極配線を形成する場合の実施形態を説明したが、ゲート電極配線以外の配線を形成する工程としても、本実施形態を適用することが可能である。特に、ＤＲＡＭ等のメモリセル部におけるワード線（ゲート電極）やビット線用の配線のように、一定の幅の配線が特定の間隔で配置されているような場合には、本実施形態の適用が好ましい。

さらに、配線を形成する際に特定の領域の配線のみを本実施形態により形成し、残りの領域については例えば図２に示す実施形態で配線を形成することも可能である。すなわち、図１に示す実施形態において、例えば、サイドウォール形成用膜６の形成まで終わった段階（図１（ｅ））またはサイドウォール７の形成まで終わった段階（図１（ｇ））で、再度フォトレジストを塗布しパターニングしたフォトレジストパターンを形成する。そして、形成したフォトレジストパターンおよびサイドウォール７の両方をマスクとして用いて導電性膜をパターニングすることもできる。

本実施形態では、写真製版およびドライエッチングにより形成した犠牲膜パターンにサイドウォールを形成し、そのサイドウォールをマスクとして用いて導電性膜をパターニングして配線を形成する。すなわち、配線の幅はサイドウォールの幅により決定でき、犠牲膜上に形成するサイドウォール形成用膜６の厚さにより制御可能となる。したがって、写真製版によるパターニング幅の限界に制限されることなく、より微細な配線を有する半導体装置を容易に製造することができる。また、パターニング性能の劣る一世代前の写真製版設備（露光装置等）を用いて微細化が可能となるため、高価な写真製版設備が不要となり、結果として安価な半導体装置を提供することができる。

さらに、本実施形態では、配線の幅はサイドウォールの幅のみで決まるため、配線の幅にバラツキが生じるという不具合を回避することが可能となる。すなわち、本実施形態では、一定の幅を有する配線を、配置する場所によらず容易に形成することが可能となり、例えばＤＲＡＭのメモリセル部に適用した場合には、メモリセルの端部における配線の幅のバラツキが生じにくく、結果としてそれに起因した不具合（断線等）を回避することが可能となる。

半導体装置の製造工程を示す断面図である。 半導体装置の製造工程を示す断面図である。

符号の説明

１ 半導体基板
２ ゲート絶縁膜
３ 導電性膜
３ａ ドープドポリシリコン膜
３ｂ Ｗ／ＷＮ膜
４ 犠牲膜
５ レジストパターン
６ サイドウォール形成用膜
７ サイドウォール
８ ゲート電極配線

Claims (4)

1. 半導体基板上に導電性膜を形成する工程と、
   前記導電性膜上に犠牲膜を形成する工程と、
   前記犠牲膜をパターニングする工程と、
   パターニングされた前記犠牲膜の側面に、サイドウォールを形成する工程と、
   パターニングされた前記犠牲膜を除去する工程と、
   前記サイドウォールをマスクとして用いて前記導電性膜をパターニングして、配線を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記犠牲膜としてアモルファスカーボン膜を形成することを特徴とする請求項１に記載の半導体の製造方法。
3. 前記サイドウォールを形成する膜としてシリコン窒化膜を形成することを特徴とする請求項１または２に記載の半導体の製造方法。
4. 前記配線として、ゲート電極配線を形成することを特徴とする請求項１〜３のいずれかに記載の半導体の製造方法。

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