KR100996072B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
반도체 장치를 제조하는 방법은 패턴 형성재 위에 제1막을 형성하는 단계, 제1막을 패터닝하여 코어재 패턴을 형성하는 단계, 코어재 패턴의 측면 및 상면을 덮도록 패턴 형성재 위에 제2막을 형성하는 단계, 제2막용 보호재로서 제2막 위에 제3막을 형성하는 단계, 제2막 및 제3막을 포함하는 측벽부는 코어재 패턴의 양쪽 상에 형성되고 측벽부 이외의 영역의 제2막 및 제3막이 제거되도록 제2막 및 제3막을 에칭하는 단계, 측벽부 간에 코어재 패턴을 제거하는 단계, 및 측벽부를 마스크로 사용함으로써 패턴 형성재 상에 상기 측벽부에 대응하는 패턴을 이동시키는 단계를 포함한다.
반도체 장치, 패턴 형성재, 코어재 패턴, 측벽부, RIE, CVD
Description
관련 출원과의 상호 참조
본 출원은 2007년 11월 21일자로 출원된 일본 특허 출원 제2007-301746호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 패턴 형성재 상에 형성되는 코어재 패턴을 이용하면서, 전사 기술에 의해 패턴 형성재를 패터닝함으로써 미세한 패턴이 형성되는 반도체 장치를 제조하는 방법에 관한 것이다.
(관련 기술)
전사 기술을 사용하는 패턴 형성의 제조 공정은 공지되어 있다; JP-A(Kokai)2002-280388 참조. 그러한 종류의 제조 공정에서는, 패턴 형성재 상의 코어재 패턴의 측면에 형성된 측벽부가 패턴 형성재에 인쇄되어 측벽부와 같은 모양의 패턴을 형성하는 측벽 전사 공정이 주목받아왔다. 코어재 패턴은 코어재로 만들어진 패턴을 의미하고, 패턴 형성재는 최종 패턴을 만들기 위한 재료를 의미한다. 측벽 전사 공정을 이용하여, 리소그래피에 의해 패터닝하여 형성된 코어재 패 턴의 피치의 절반 이하의 더 미세한 패턴을 형성할 수 있어, 집적도를 2배 이상 증가시킬 수 있다.
그러나, 관련 기술의 측벽 전사 공정에서, 측벽부의 끝의 부근은 원형으로 되어있어 그 폭이 협소해지기 때문에, 측벽부의 폭을 일정하게 하는 것은 어렵다. 따라서, 패턴 형성재 상에 인쇄된 패턴의 폭이 또한 균일하게 되지 않는 문제가 있어왔다.
본 발명의 일 양상에 따르면, 반도체 장치를 제조하는 방법은,
패턴 형성재 위에 제1막을 형성하는 단계;
상기 제1막을 패터닝하여 코어재 패턴을 형성하는 단계;
상기 코어재 패턴의 측면 및 상면을 덮도록 상기 패턴 형성재 위에 제2막을 형성하는 단계;
상기 제2막용 보호재로서 상기 제2막 위에 제3막을 형성하는 단계;
상기 제2막 및 상기 제3막을 포함하는 측벽부는 상기 코어재 패턴의 양쪽 상에 형성되고 상기 측벽부 이외의 영역의 상기 제2막 및 상기 제3막이 제거되도록 상기 제2막 및 상기 제3막을 에칭하는 단계;
상기 측벽부 간에 상기 코어재 패턴을 제거하는 단계; 및
상기 측벽부를 마스크로서 사용하여 상기 패턴 형성재 상에 상기 측벽부에 대응하는 패턴을 이동시키는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 반도체 장치를 제조하는 방법은,
패턴 형성재 상에 마스크막을 형성하는 단계;
상기 마스크막 상에 제1막을 형성하는 단계;
상기 제1막을 패터닝하여 코어재 패턴을 형성하는 단계;
상기 코어재 패턴의 측면 및 상면을 덮도록 상기 마스크막 상에 제2막을 형성하는 단계;
상기 제2막 상에 상기 제2막용 보호재로서 제3막을 형성하는 단계;
상기 제2막 및 상기 제3막을 포함하는 측벽부는 상기 코어재 패턴의 양쪽 상에 형성되고 상기 측벽부 이외의 영역의 상기 제2막 및 상기 제3막은 제거되도록 상기 제2막 및 상기 제3막을 에칭하는 단계;
상기 측벽부 간에 상기 코어재 패턴을 제거하는 단계; 및
상기 코어재 패턴을 제거한 후 상기 패턴 형성재 및 마스크막 상에 순차적으로 상기 측벽부에 대응하는 패턴을 이동시키는 단계를 포함한다.
본 발명에 따른 실시예는 첨부된 도면들을 참조하여 지금부터 기술될 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시한다. 우선, 도 1a에 나타난 바와 같이, 미도시된 반도체 기판 상에, 패턴 형성재로서 역 할을 하는 TEOS(tetraethyl orthosilicate)막(1)이 형성된다. 다음으로, TEOS막(1) 상에, CVD(chemical vapor deposition)에 의해, 코어재 패턴(2)용 재료인 Si3N4막이 형성된다. 이 Si3N4막의 막 두께는 코어재 패턴(2)의 막 두께를 결정한다. 그리고나서, Si3N4막은 리소그래피 및 반응성 이온 에칭(RIE)에 의해 패터닝된다. 보다 구체적으로, 패턴은 리소그래피의 해상도 한계 내에서 형성되고나서 플라즈마 에칭에 의한 Si3N4막의 슬리밍 처리가 수행되어 원하는 폭의 패턴을 갖는 코어재 패턴(2)을 형성한다.
다음으로, 도 1a에 도시한 바와 같이, 이하 a-Si막(3)으로 지칭되는 비정질 실리콘막은 CVD에 의해 코어재 패턴(2)의 측면 및 상면을 덮도록 형성된다. 이 경우에, a-Si막(3)은 부합적으로 형성되기 때문에, a-Si막(3)의 숄더부(shoulder portion)는 원형으로 된다.
그리고나서, 도 1b에 도시한 바와 같이, a-Si막(3)의 상면 상에 플라즈마에 의한 산화 처리가 수행되어 그 상면을 변형함으로써, 수 나노미터에서 수십 나노미터까지의 막 두께를 갖고 측벽용 보호재로서 역할을 하는 실리콘 산화막(4)(이하 Si-oxide막으로 지칭됨)이 형성된다.
다음으로, 도 1c에 도시한 바와 같이, a-Si막(3) 및 Si-oxide막(4)은 에칭 백하여 코어재 패턴(2)의 측벽부(5)이외의 다른 영역의 a-Si막(3) 및 Si-oxide막(4)을 제거한다.
이 경우에, a-Si막(3) 및 Si-oxide막(4)을 에칭 백하기 위한 플라즈마 에칭 이 수행된다. 이 플라즈마 에칭에서는, Si-oxide막(4)에 대한 a-Si막(3)의 에칭 선택도는 더 크게 설정되기 때문에, a-Si막(3)은 더 적극적으로 제거된다. 따라서, 측벽부(5)의 숄더부에는, Si-oxide막(4)의 얇은 층이 보호재로서 남아서, 숄더부의 원형화를 막는다.
따라서, 상술한 바와 같이 획득된 측벽부(5)는 a-Si막(3) 및 Si-oxide막(4)의 이중층 구조를 갖고, 끝 부근의 원형화를 막는다. 만일 Si-oxide막(4)이 a-Si막(3) 상에 형성되지 않으면, a-Si막(3)은 에칭 백 될 때, 측벽부(5)의 끝 부근은 원형화되고 끝 부근의 폭은 협소해진다.
상술한 바와 같이, 제1 실시예에서, a-Si 막(3)을 에칭 백하는 것에 앞서 a-Si막(3) 상에 Si-oxide막(4)을 형성함으로써, 측벽부(5)의 폭이 달라지는 것을 막을 수 있다.
a-Si막(3) 및 Si-oxide막(4)을 에칭한 후에, 숄더부에서의 Si-oxide막(4)은 매우 얇기 때문에 측벽부(5)의 폭은 a-Si막(3)의 막 두께와 거의 동일하다. 따라서, 측벽부(5)를 하부막 상에 이동시키면, a-Si막(3)은 오로지 측벽 전사 마스크재로서 역할을 하고 이동된 패턴의 폭을 정의한다.
다음으로, RIE에 의해, 코어재 패턴(2)이 제거된다. 따라서, TEOS막(1) 상에는, 도 1d에 도시한 바와 같이, 측벽부(5)만이 남는다.
그리고나서, 도 1e에 도시한 바와 같이, RIE에 의해, 측벽부(5)를 마스크로 사용하여, TEOS막(1)은 TEOS막(1) 상에 이동시킴으로써 패터닝된다. 이 경우에, 측벽부(5)의 숄더부에 있는 얇은 Si-oxide막(4)이 에칭된다고 할지라도, 남아있는 측벽부(5) 상의 a-Si막(3) 상에 원형이 거의 없고 그 폭이 거의 일정하기 때문에, TEOS막(1) 상으로 이동될 때 TEOS막(1) 상에 형성되는 패턴의 폭의 편차가 거의 없다. 따라서, 원하는 모양의 패턴은 TEOS막(1) 상에 매우 정확하게 형성될 수 있다.
Si-oxide막(4)이 a-Si막(3) 상에 형성되지 않고 a-Si막(3)은 에칭 백 되어 측벽부(5)를 형성하면, 측벽부(5)의 끝 부근은 원형화될 것이다. 따라서, 측벽부(5)가 원형화되는 것을 방지하기 위해, a-Si막(3)의 막 두께는 크게 만들어질 필요가 있다. 그러나, 제1 실시예에서, 측벽부(5)는 거의 원형화되지 않기 때문에, a-Si막(3)의 막 두께는 더 크게 형성할 필요가 없어서, 생산성이 향상된다.
상술한 바와 같이, 제1 실시예에서, 측벽부(5)는 a-Si막(3) 및 Si-oxide막(4)이 코어재 패턴(2)의 측면 및 상면을 덮도록 형성되는 이중층 구조를 갖는다. 따라서, a-Si막(3) 및 Si-oxide막(4)이 이후에 에칭 백 되면, 측벽부(5)의 폭은 달라지지 않아서 TEOS막(1)의 패터닝의 정확성이 개선된다.
(제2 실시예)
본 발명의 제2 실시예는 제1 실시예와 부분적으로 다른 제조 공정을 제공한다.
도 2는 제2 실시예의 반도체 장치의 제조 공정을 도시한다. 제1 실시예와 같은 방법에 의해, 코어재 패턴(2)은 도 2a에 도시한 바와 같이 형성되고나서, 측벽 전사 마스크재(6) 및 측벽 보호재(7)로 구성된 층 구조막이 도 2b에 도시한 바와 같이 CVD에 의해 형성된다.
측벽 전사 마스크재(6) 및 측벽 보호재(7)는 플라즈마 에칭의 선택도가 우수한 재료들이다. 측벽 전사 마스크재(6)의 에칭율은 측벽 보호재(7)의 에칭율보다 크다. 따라서, 층 구조막이 형성된 후에 플라즈마 에칭을 수행함으로써, 코어재 패턴(2)의 측벽부(8) 상의 측벽 보호재(7)는 제거되지 않고 남아서, 도 2c에 도시한 바와 같이 측벽부(8)의 숄더가 원형화되지 않도록 한다. 이후의 공정은 제1 실시예의 그것과 같다.
도 3은 측벽 전사 마스크재(6) 및 측벽 보호재(7)용 재료 조합의 예를 도시하는 차트이다. a-Si이 측벽 전사 마스크재(6)로 사용되면, 열산화막, TEOS, BSG(Boron silicate glass), Si3N4 등은 측벽 보호재(7)로 사용된다. Si3N4가 측벽 전사 마스크재(6)로 사용되면, 열산화막, a-Si 또는 폴리실리콘(도 3에서 Poly-Si로 지칭됨) 등은 측벽 보호재(7)로 사용된다. TEOS가 측벽 전사 마스크재(6)로 사용되면, a-Si, 폴리실리콘 등은 측벽 보호재(7)로 사용된다.
도 3은 단지 일례를 도시한 것으로, 플라즈마 에칭의 선택도가 우수하다면, 도 3에 도시된 이외의 다른 조합들이 채택될 수도 있다.
상술한 바와 같이, 제2 실시예에서, 이중층 구조에서의 측벽부는 코어재 패턴(2)의 측면 및 상면을 덮도록 우수한 선택도의 층 구조막을 형성하고나서 이를 에칭 백함으로써 형성되기 때문에, 측벽부의 숄더부는 제1 실시예에서와 같이 원형화되지 않을 수 있어서, 이후에 하부막 TEOS막(1) 상으로 전사가 수행될 때 획득된 패턴 폭의 정확성이 개선된다.
(제3 실시예)
본 발명의 제3 실시예는 제1 및 제2 실시예의 방법과 다른 측벽부 형성 방법을 제공한다.
도 4는 제3 실시예의 반도체 장치의 제조 공정을 도시한다. 도 4는 전사 기술을 사용하여 게이트를 형성하는 제조 공정의 예를 도시한다.
우선, 게이트용 재료로서 역할을 하는 패턴 형성재(12), 제1 마스크재(13) 및 제2 마스크재(14)는 기판(11) 상에 연속하여 성막되고, 이후에 레지스트 패턴(15)은 도 4a에 도시한 바와 같이 제2 마스크재(14) 상에 형성된다. 패턴 형성재(12)는 예를 들면, 불순물 이온이 주입된 폴리실리콘막이다. 제1 마스크재(13)는 예를 들면, Si-oxide막이다. 제2 마스크재(14)는 예를 들면, 측벽부의 재료가 폴리실리콘이면 SiN이고, 측벽부의 재료가 SiN이면 폴리실리콘이다.
그리고나서, 레지스트 패턴(15)은 제2 마스크재(14)로 이동되어 도 4b에 도시한 바와 같이 레지스트 패턴(15)보다 더 미세한 코어재 패턴(16)을 형성한다.
다음으로, 코어재 패턴(16)의 측면 및 상면을 덮기 위해, 측벽 전사 마스크재로서 역할을 하는 제1 측벽 형성막(17)이 CVD에 의해 형성되고나서, 그 상부에 측벽 보호재로 되는 제2 측벽 형성막(18)이 도 4c에 도시한 바와 같이 CVD에 의해 적층된다.
제1 측벽 형성막(17) 및 제2 측벽 형성막(18)은 같은 주 구성요소이며, 막 재료는 제1 측벽 형성막(17)의 에칭율이 제2 측벽 형성막(18)의 에칭율보다 크도록 선택된다. 예를 들면, 제1 측벽 형성막(17)은 불순물로서의 인을 갖는 이온 주입 된 폴리실리콘에 의해 형성되는 반면에, 제2 측벽 형성막(18)은 불순물을 갖지 않는 폴리실리콘에 의해 형성된다.
제1 측벽 형성막(17) 및 제2 측벽 형성막(18)의 주 구성요소가 폴리실리콘임을 이용하여, 이들 막들 중 하나에 불순물 농도 5×1015 ion/㎠인 불순물 이온으로서의 인이 이온 주입되고 HBr(Hydrogen bromide)의 에칭 가스 등이 사용되면, 에칭율 차이는 약 1.2배가 될 것이다. 불순물 이온으로서 비소가 주입되면, 에칭율 차이는 유사해질 것이다. 또한, 제1 측벽 형성막(17) 및 제2 측벽 형성막(18)의 주 구성 요소가 SiN이고, 이들 막들 중 하나에 에칭 가스로서 CH3F 등을 사용하여, 불순물 농도 5×1015 ion/㎠인 불순물 이온으로서의 수소가 이온 주입되면, 에칭율 차이는 약 1.2배가 될 것이다.
다음으로, 제1 측벽 형성막(17) 및 제2 측벽 형성막(18) 둘 다 HBr 등을 사용한 이방성 에칭의 RIE에 의해 에칭 백되어 도 4d에 도시한 바와 같이, 코어재 패턴(16)의 측면 상에 측벽부(19)를 형성한다. 이 경우에, 제1 측벽 형성막(17)에는 인이 이온 주입되기 때문에, 에칭율은 제2 측벽 형성막(18)의 에칭율보다 크며, 따라서 도 4d에 도시한 바와 같이, 제2 측벽부(19)에서의 제2 측벽 형성막(18)의 높이는 제1 측벽 형성막(17)의 높이보다 높다. 패싯(facet)이 제2 측벽부(19)의 제2 측벽 형성막(18)의 끝 부근에 형성된다고 해도, 측벽부(19)는 하부로부터 끝 부근까지 거의 대칭 모양을 갖기 때문에 측벽부(19)의 폭 편차는 작다.
다음으로, RIE 등에 의해, 도 4e에 도시한 바와 같이 코어재 패턴(16)은 제 거된다. 따라서, 제1 측벽 형성막(17) 및 제2 측벽 형성막(18)으로 구성된 측벽부(19)만이 제1 마스크재(13) 상에 형성된다. 이 경우에, 측벽부(19)의 모양이 상당히 비대칭이면, HBr 등을 사용한 RIE를 다시 수행함으로써 모양을 조절할 수 있다.
다음으로, 측벽부(19)를 마스크로서 이용하여 RIE에 의해, 제1 마스크재(13)에 대한 전사는 도 4f에 도시한 바와 같이 제1 마스크재(13)를 선택적으로 에칭하기 위해 수행된다. 이후에, 선택적으로 에칭된 제1 마스크재(13)를 마스크로서 이용하여, 패턴 형성재(12)는 RIE에 의해 선택적으로 에칭되어 측벽부(19)에 대응하는 모양의 게이트 패턴을 형성한다.
상술한 바와 같이, 제3 실시예에서, 제1 측벽 형성막(17)의 주 구성요소는 제1 측벽 형성막(18)의 주 구성요소와 같고, 코어재 패턴(16)을 덮도록 적층된다. 이 막들 중의 하나에 불순물 이온을 주입함으로써, 제1 측벽 형성막(17)의 에칭율은 제2 측벽 형성막(18)의 에칭율보다 커진다. 따라서, 제1 측벽 형성막(17) 및 제2 측벽 형성막(18)이 에칭 백 되면, 제2 측벽 형성막(18)은 제1 측벽 형성막(17)보다 측벽부(19) 상에서 높게 형성된다. 따라서, 측벽부(19)의 끝 부분의 패싯은 비대칭 모양을 야기시키지 않게 되어, 이후에 전사가 수행될 때 하부막의 패턴 폭이 변하는 것을 방지한다.
(제4 실시예)
본 발명의 제4 실시예는 막 스트레스에서 대하여 차이를 갖는 제1 측벽 형성막(17) 및 제2 측벽 형성막(18)의 실시예이다.
도 5는 제4 실시예에 따른 반도체 장치의 제조 공정을 도시한다. 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)는 도 5a 내지 도 5c에 도시한 바와 같이 제3 실시예에서 기술한 바와 같은 방법으로 CVD 등에 의하여 적층된다. 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)는 같은 주 구성요소로 되어있는 반면, 제1 측벽 형성막(17a)은 제2 측벽 형성막(18a)보다 더 큰 막 스트레스를 갖는다.
예를 들면, 제1 측벽 형성막(17a)은 플라즈마 CVD에 의해 적층된 막 스트레스 950MPa의 실리콘 질화막인 반면, 제2 측벽 형성막(18a)은 플라즈마 CVD에 의해 적층된 막 스트레스 900MPa의 실리콘 질화막이다. 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)은 CH2F2 등을 사용한 RIE에 의해 이방성 에칭을 수행함으로써 에칭 백되어 도 5d에 도시된 바와 같이 코어재 패턴(16)의 측면 상에 측벽부(19a)를 형성한다. 이 경우에, 패싯은 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)의 끝 부근에 형성되며, 측벽부(19a)의 높이는 코어재 패턴(16)으로부터 멀리 떨어진 거리일수록 낮아진다.
막 스트레스 제공의 예로서는, 제1 측벽 형성막(17a) 또는 제2 측벽 형성막(18a)용 재료인 실리콘 질화막에는 이온 충돌을 가하면서 수소가 도입되며, 이는 단위 체적당 원자 수를 증가시켜서 실리콘 질화막이 그 자신을 팽창시키는 스트레스, 보다 구체적으로는 압축 스트레스를 가질 수 있도록 하기 위한 것이다. 반면, 실리콘 질화막에는 많은 이온 충돌을 가하지 않으면서 수소가 도입되고, 이어서 열처리등을 행하여 추출된 막 내에 수소를 갖도록 하는데, 이는 단위 체적당 원자 수 를 감소시켜서 실리콘 질화막이 그 자신을 수축시키는 스트레스, 보다 구체적으로는 텐션 스트레스를 가질 수 있도록 하기 위한 것이다.
예를 들면, 압축 스트레스는 제1 측벽 형성막(17a)에 주어지는 반면에, 텐션 스트레스는 제2 측벽 형성막(18a)에 주어진다.
다음으로, RIE 등에 의해, 코어재 패턴(16)은 도 5e에 도시한 바와 같이 측벽부(19a)만이 제1 마스크재(13) 상에 남겨지도록 제거된다. 이 경우에, 측벽부(19a)를 구성하는 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)은 각각의 막 스트레스에 의해 변형된다. 제1 측벽 형성막(17a)은 CVD에 의해 적층되어 950MPa의 막 스트레스를 갖는 15㎚ 두께의 실리콘 질화막이고, 제2 측벽 형성막(18a)은 CVD에 의해 적층되어 900MPa의 막 스트레스를 갖는 15㎚ 두께의 실리콘 질화막이면, 도 5e에 도시한 바와 같이, 측벽부(19a)는 코어재 패턴들(16) 간에 공간으로 향하여 약 15㎚의 기울기로 형성되어 있다. 상기 경사는 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)의 막 스트레스 및 막 두께를 변경함으로써 변경될 수 있다. 따라서, 측벽부(19a)는 약간의 경사를 갖는다 할지라도, 측벽부(19a)의 폭이 가변되는 것을 방지한다.
다음으로, 제3 실시예에서와 같이, 측벽부(19a)를 마스크로서 사용함으로써, 제1 마스크재(13)에 대한 전사는 제1 마스크재(13)를 선택적으로 에칭하기 위해 RIE에 의해 수행된다. 이후에, 선택적으로 에칭된 제1 마스크재(13)를 마스크로서 사용하여, 패턴 형성막(12)은 RIE에 의해 선택적으로 에칭되어 도 5f에 도시한 바와 같이 측벽부(19a)에 대응하는 모양의 게이트 패턴을 형성한다.
상술한 바와 같이, 제4 실시예에서, 코어재 패턴(16)을 덮도록 적층된 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a) 모두의 막 스트레스의 크기는 제1 측벽 형성막(17a)의 막 스트레스가 제2 측벽 형성막(18a)의 막 스트레스보다 커지도록 조정된다. 따라서, 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a)은 에칭 백되는 경우, 제1 측벽 형성막(17a) 및 제2 측벽 형성막(18a) 모두가 측벽부(19a) 상에 남을 수 있어 측벽부(19a)의 폭이 변동되는 것을 방지할 수 있다. 그 결과, 측벽부(19a)를 하부막으로 이동시키면, 패턴 폭은 달라지지 않는다.
도 1 및 도 2는 패턴 형성재(1) 상에 직접적으로 형성되는 코어재 패턴(2)의 예를 도시한 반면, 도 4 및 도 5는 제1 마스크재(13)를 개재하여 패턴 형성재(12) 상에 형성되는 코어재 패턴(16)의 일례를 도시하였으며, 패턴 형성재(12)와 코어재 패턴(16) 간에 배치된 층들의 수는 제한되지 않는다.
제2 실시예는 제3 실시예에서와 같이, 상이한 에칭율의 재료를 사용하여 측벽 전사 마스크재(6) 및 측벽 보호재(7)를 형성하는 일례를 도시하며, 그 에칭율은 주입된 불순물 이온의 양이 달라짐에 따라 달라질 수도 있으나, 측벽 전사 마스크재(6)의 주 구성요소는 측벽 보호재(7)의 주 구성요소와 같다. 더욱이, 제4 실시예에서와 같이, 측벽 전사 마스크재(6) 및 측벽 보호재(7)는 다른 막 스트레스를 가질 수도 있다.
제3 실시예는 제1 측벽 형성막(17)의 주 구성요소가 제2 측벽 형성막(18)의 주 구성요소와 같고, 주입된 불순물 이온의 양은 막들(17, 18) 간에 상이한 일례를 도시한다. 그러나, 제2 실시예에서와 같이, 제1 측벽 형성막(17) 및 제2 측벽 형 성막(18)은 상이한 에칭율의 재료로 형성될 수도 있다. 더욱이, 제1 실시예에서와 같이, 제2 측벽 형성막(18)은 제1 측벽 형성막(17)의 상면을 변경함으로써 형성될 수도 있다.
도 1a~도 1e는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면들.
도 2a~도 2e는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면들.
도 3은 측벽 전사 마스크재(6) 및 측벽 보호재(7)에 대한 재료의 조합의 예를 도시하는 차트.
도 4a~도 4f는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면들.
도 5a~도 5f는 본 발명의 제4 실시예에 따른 반조체 장치의 제조 공정을 도시하는 도면들.
Claims (20)
- 반도체 장치를 제조하는 방법으로서,패턴 형성재 위에 제1막을 형성하는 단계;상기 제1막을 패터닝하여 코어재 패턴을 형성하는 단계;상기 코어재 패턴의 측면 및 상면을 덮도록 상기 패턴 형성재 위에 제2막을 형성하는 단계;상기 제2막용 보호재로서 상기 제2막 위에 제3막을 형성하는 단계;상기 제2막 및 상기 제3막을 포함하는 측벽부는 상기 코어재 패턴의 양쪽 상에 형성되고 상기 측벽부 이외의 영역의 상기 제2막 및 상기 제3막이 제거되도록 상기 제2막 및 상기 제3막을 에칭하는 단계;상기 측벽부 간에 상기 코어재 패턴을 제거하는 단계; 및상기 측벽부를 마스크로서 사용하여 상기 패턴 형성재 상에 상기 측벽부에 대응하는 패턴을 이동시키는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 제3막은 상기 제2막의 표면을 변경함으로써 형성되는 방법.
- 제2항에 있어서, 상기 제3막은 상기 제2막의 표면 상에 플라즈마 산화 공정을 수행함으로써 형성되는 방법.
- 제2항에 있어서, 상기 제3막은 상기 제2막보다 얇고, 상기 이동된 패턴의 폭은 상기 측벽부 내에 남은 상기 제2막의 폭에 의해 결정되는 방법.
- 제1항에 있어서, 상기 제2막 및 상기 제3막을 에칭할 때, 플라즈마 에칭이 수행되는 방법.
- 제1항에 있어서, 상기 제2막의 에칭율은 상기 제3막의 에칭율보다 빠른 방법.
- 제6항에 있어서, 상기 제2막의 주 구성요소는 상기 제3막의 주 구성요소와 같고, 상기 제2막의 불순물 농도는 상기 제3막의 불순물 농도와 달라서 상기 제2막의 에칭율이 상기 제3막의 에칭율보다 빠른 방법.
- 제1항에 있어서, 상기 제2막 및 상기 제3막은 CVD에 의해 형성되는 방법.
- 제1항에 있어서, 상기 제2막의 막 스트레스는 상기 제3막의 막 스트레스보다 큰 방법.
- 제9항에 있어서, 상기 제2막 및 상기 제3막 중 적어도 하나에 인가되는 이온 충돌의 크기를 조정함으로써 상기 제2막의 막 스트레스는 상기 제3막의 막 스트레스보다 커지는 방법.
- 반도체 장치의 제조 방법으로서,패턴 형성재 상에 마스크막을 형성하는 단계;상기 마스크막 상에 제1막을 형성하는 단계;상기 제1막을 패터닝하여 코어재 패턴을 형성하는 단계;상기 코어재 패턴의 측면 및 상면을 덮도록 상기 마스크막 상에 제2막을 형성하는 단계;상기 제2막 상에 상기 제2막용 보호재로서 제3막을 형성하는 단계;상기 제2막 및 상기 제3막을 포함하는 측벽부는 상기 코어재 패턴의 양쪽 상에 형성되고 상기 측벽부 이외의 영역의 상기 제2막 및 상기 제3막은 제거되도록 상기 제2막 및 상기 제3막을 에칭하는 단계;상기 측벽부 간에 상기 코어재 패턴을 제거하는 단계; 및상기 코어재 패턴을 제거한 후 상기 패턴 형성재 및 마스크막 상에 순차적으로 상기 측벽부에 대응하는 패턴을 이동시키는 단계를 포함하는 방법.
- 제11항에 있어서, 상기 제3막은 상기 제2막의 표면을 변형함으로써 형성되는 방법.
- 제12항에 있어서, 상기 제3막은 상기 제2막의 표면 상에 플라즈마 산화 공정을 수행함으로써 형성되는 방법.
- 제12항에 있어서, 상기 제3막은 상기 제2막보다 얇고, 상기 이동된 패턴의 폭은 상기 측벽부에 남은 상기 제2막의 폭에 의해 결정되는 방법.
- 제11항에 있어서, 상기 제2막 및 상기 제3막을 에칭할 때, 플라즈마 에칭이 수행되는 방법.
- 제11항에 있어서, 상기 제2막의 에칭율은 상기 제3막의 에칭율보다 빠른 방법.
- 제16항에 있어서, 상기 제2막의 주 구성요소는 상기 제3막의 주 구성요소와 같고, 상기 제2막의 불순물 농도는 상기 제3막의 불순물 농도와 달라서 상기 제2막의 에칭율이 상기 제3막의 에칭율보다 빠른 방법.
- 제11항에 있어서, 상기 제2막 및 상기 제3막은 CVD에 의해 형성되는 방법.
- 제11항에 있어서, 상기 제2막의 막 스트레스는 상기 제3막의 막 스트레스보다 큰 방법.
- 제19항에 있어서, 상기 제2막 및 상기 제3막 중 적어도 하나에 인가되는 이온 충돌의 크기를 조정함으로써 상기 제2막의 막 스트레스는 상기 제3막의 막 스트레스보다 커지는 방법.
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