JP2010045264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010045264A JP2010045264A JP2008209236A JP2008209236A JP2010045264A JP 2010045264 A JP2010045264 A JP 2010045264A JP 2008209236 A JP2008209236 A JP 2008209236A JP 2008209236 A JP2008209236 A JP 2008209236A JP 2010045264 A JP2010045264 A JP 2010045264A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- pattern
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000001312 dry etching Methods 0.000 claims abstract description 15
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005452 bending Methods 0.000 abstract description 15
- 238000012546 transfer Methods 0.000 abstract description 5
- 229920006268 silicone film Polymers 0.000 abstract 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 239000011162 core material Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- YDCWBDWPPAHSOR-UHFFFAOYSA-N C1CCC1.F.F.F.F.F.F.F.F Chemical compound C1CCC1.F.F.F.F.F.F.F.F YDCWBDWPPAHSOR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。
【選択図】図５
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関し、例えば側壁転写プロセスを用いてリソグラフィの解像限界未満の寸法のパターンを形成する半導体装置の製造方法を対象とする。
近年、パターンの微細化のため、側壁転写プロセスが提案され使用されている。側壁転写プロセスでは、狙いの線幅の倍ピッチのレジストパターンを形成し、レジストスリミング後に下層膜を加工して芯材パターンを形成した後に側壁を堆積し、芯材を剥離した後の下層膜加工により、リソグラフィ限界以下のライン幅のパターンを形成する（特許文献１参照）。
しかしながら、より一層の微細化を進めようとすると、下層膜の加工の際に、側壁を構成する、例えばアモルファスシリコン膜の先端部が、芯材パターンが存在した側（内側）に曲がってしまい、下層膜を設計値通りに加工できないという問題が発生した。このような問題は約３２ｎｍのパターンサイズでは起こらなかった問題であり、今後３０ｎｍ以下のパターンサイズを実現しようとすると、配線やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｏｒ）を形成する際の障害となり得る問題である。
特開２００６−３０３０２２号公報
本発明の目的は、側壁転写プロセスにおいて側壁パターンの曲がりを抑制して下層膜を良好に加工できる半導体装置の製造方法を提供することにある。
本発明の第１の態様によれば、
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記側壁をなすシリコン膜の膜厚をｘｎｍ（１９．５≦ｘ≦２２．１）とすると、前記第１の絶縁膜の加工は、
Ｖｄｃ＜４６ｘ−８９０
を満たす自己バイアス電圧Ｖｄｃを前記基板に印加することにより行う、
ことを特徴とする半導体装置の製造方法が提供される。
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記側壁をなすシリコン膜の膜厚をｘｎｍ（１９．５≦ｘ≦２２．１）とすると、前記第１の絶縁膜の加工は、
Ｖｄｃ＜４６ｘ−８９０
を満たす自己バイアス電圧Ｖｄｃを前記基板に印加することにより行う、
ことを特徴とする半導体装置の製造方法が提供される。
また、本発明の第２の態様によれば、
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記第１の絶縁膜の加工は、複数の高周波電力を基板側電極に印加可能となるドライエッチング装置を用いて行われ、
前記複数の高周波電力のうち、周波数の低い側の電力は前記ドライエッチング時に０Ｗに設定される、
ことを特徴とする半導体装置の製造方法が提供される。
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記第１の絶縁膜の加工は、複数の高周波電力を基板側電極に印加可能となるドライエッチング装置を用いて行われ、
前記複数の高周波電力のうち、周波数の低い側の電力は前記ドライエッチング時に０Ｗに設定される、
ことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、側壁パターンの曲がりを抑制して下層膜を良好に加工することが可能になる。
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。図面において同一の部分には同一の参照番号を付し、重複説明は適宜省略する。
（１）第１の実施の形態
本発明に係る半導体装置の製造方法の第１の実施の形態について図１乃至図８を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置の配線のためのトレンチ構造の形成に本発明を適用したものである。
本発明に係る半導体装置の製造方法の第１の実施の形態について図１乃至図８を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置の配線のためのトレンチ構造の形成に本発明を適用したものである。
まず、基板上に積層膜を形成する。即ち、図１（ａ）に示すように、図示しない半導体装置が形成された基板Ｗ上にシリコン酸化膜１０、シリコン窒化膜２０、シリコン酸化膜３０、シリコン窒化膜４０、アモルファスシリコン膜５０、反射防止膜６０をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により順次に堆積させ、反射防止膜６０上にフォトレジストを塗布する。ここで、シリコン窒化膜２０は加工ストッパとして機能し、シリコン酸化膜３０は配線を埋め込む際の土台となる。シリコン窒化膜４０は、後に側壁パターンを形成するための芯材となる。シリコン酸化膜３０およびシリコン窒化膜４０は、本実施形態において、例えば第１および第２の絶縁膜に対応する。
次に、光蝕刻法によりフォトレジストを所望のパターン７０に加工する。本実施形態ではラインとスペースが約１：１の寸法比率を有するライン・アンド・スペースのパターンに加工する。
次いで、パターン７０をマスクにしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により反射防止膜６０およびアモルファスシリコン膜５０を加工し、それぞれ反射防止膜６２およびアモルファスシリコン膜５２とする。続いて、酸素（Ｏ２）プラズマ中に基板Ｗを曝すことによりフォトレジストのパターン７０を除去する。
次に、ウェット（Ｗｅｔ）系エッチング処理によりアモルファスシリコン膜５２をエッチングして細くする（図１（ｂ））。これにより、光蝕刻法の解像限界よりも細いパターンを、ラインとスペース約１：３の寸法比率で形成する。
次に、反射防止膜６２、アモルファスシリコン膜５２をマスクにして、シリコン窒化膜４０を加工し、シリコン窒化膜４２とする。シリコン窒化膜４２は側壁パターンを形成するための芯材となる。続いて、アモルファスシリコン膜５２を除去する（図１（ｃ））。
次に、図２（ａ）に示すように、アモルファスシリコン膜８０をＬＰＣＶＤ法によって堆積し、ＲＩＥ法を用いたエッチバックによってアモルファスシリコン膜８０を加工し、シリコン窒化膜４２の頂面とシリコン酸化膜３０の表面の一部を露出させる（図２（ｂ））。続いて、ウェット（Ｗｅｔ）系エッチング処理によって、芯材であるシリコン窒化膜４２を除去すると、アモルファスシリコン膜８２によってパターンが形成される（図２（ｃ））。このパターンは側壁パターンと呼ばれる。
次いで、側壁パターン８２をマスクとして下地層のシリコン酸化膜３０をＲＩＥ処理により加工することにより、配線を埋め込むための土台となる溝を形成する。このとき、マスクの先端が内側に曲がること（以下、単に「マスク曲がり」という。）を避けるため、以下に詳述する低イオンエネルギー条件を用いる。
まず、マスク曲がりの程度を表す指標について、図３を参照して説明する。図３に示すように、一つの芯材に対応する側壁パターン８２ａ，８２ｂを考え、マスク曲がりが生じている場合は、側壁パターン８２ａ，８２ｂで互いに最も接近した箇所Ｐｃと、側壁パターン８２ａ，８２ｂと下地層３０との内側接点Ｐｂとを結ぶ線分Ｌｔｂが下地層頂面の法線ＮＬとの間でなんらかの角度αを有することになる。この角度αをテーパ角と定義し、測定誤差の範囲が±０．７°であることからα＜０．７°を以てマスク曲がりが生じていない領域と定義する。なお、本明細書において、下地層頂面を含む面で側壁パターンを切断した場合の側壁パターンの厚さ（図３において符号ＦＴで示す長さ）を側壁パターンの膜厚と定義する。本実施形態では、側壁パターンの膜厚を３０ｎｍ以下と想定している。
ここで、下地層の加工に際して、例えば、高周波および低周波の多周波重畳ドライエッチング装置を用いたとき、自己バイアス電圧を発生しやすい低周波のパワーを下げれば、低イオンエネルギーのＲＩＥ処理が実現される。マスク曲がりが発生する閾値となる自己バイアス電圧が存在するものと想定し、以下に詳述するように、このような閾値を評価する実験を行った。サンプルの側壁パターンは５２５℃で成膜したアモルファスシリコンを用いた。このようなアモルファスシリコンでは、マスク曲がりは３０ｎｍ以下のパターンサイズで発生する可能性があり、特に２５ｎｍ以下で顕著となる傾向があるため、サンプルの膜厚として１９．５ｎｍと２２．１ｎｍの２種類を用意した。高さはそれぞれ９０ｎｍである。なお、アモルファスシリコンを、６００℃を超える温度でアニールして結晶化した場合、６００℃を超える成膜温度で結晶性シリコン膜を成膜した場合は、マスク曲がりに対する耐性の向上した側壁パターンを形成することも可能となる。しかしながら、本実施形態のように、配線のためのトレンチ構造の形成に当たって基板が６００℃を超える高温に晒されると、基板に形成された半導体素子にダメージが及ぶことになる。このため、ここでは６００℃以下の温度で形成した非結晶のシリコン膜からなる側壁パターンをサンプルとした実験を行った。
図４は、実験に使用した多周波重畳ドライエッチング装置の一例を示すブロック図である。同図に示す平行平板型ドライエッチング装置３００は、真空反応室３１１と、基板載置台３１３と、ブロッキングコンデンサ３１５と、高周波電源３１７，３３１と、ガス排気口３１９とを備える。
真空反応室３１１は、アノードとして接地される。基板載置台３１３は、ブロッキングコンデンサ３１５に電気的に接続されるとともに、その上面に被処理基板Ｗが設置される。高周波電源３１７，３３１は、それぞれ一端が接地されるとともに他端でブロッキングコンデンサ３１５に接続される。基板載置台３１３は、カソードとしてブロッキングコンデンサ３１５および高周波電源３１７，３３１に電気的に接続される。真空反応室３１１の内部空間のほとんど全てはプラズマ形成領域ＡＰを構成する。
ここでは、例えばフルオロカーボン系ガスとしての八フッ化シクロブタン（Ｃ４Ｆ８）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を含む混合ガスを、図示しないガス導入口を介してドライエッチング装置３００の真空反応室３１１上面から導入し、高周波電源３１７および高周波電源３３１により高周波電力を印加することによりプラズマ形成領域ＡＰに高周波プラズマを発生させ、ブロッキングコンデンサ３１５の存在によって発生する自己バイアスを利用してプラズマ中のイオンを被処理基板Ｗに引き込んだ。これにより、側壁パターン８２をマスクとして下地層のシリコン酸化膜３０を加工した。具体的には、基板Ｗの温度を４０℃、圧力を約２０ｍＴｏｒｒに制御し、高周波電源３１７の周波数として１３．５６ＭＨｚ、高周波電源３３１の周波数として１００ＭＨｚを設定し、シリコン酸化膜３０を加工する際には、高周波１００ＭＨｚの電力を約１０００Ｗとし、低周波１３．５６ＭＨｚの電力を０Ｗから３５００Ｗにまで変化させた。このときの自己バイアス電圧Ｖｄｃは１０Ｖから１１４０Ｖ程度まで変化した。
即ち、ドライエッチングの際に周波数１３．５６ＭＨｚの電力を供給せず１００ＭＨｚの高低周波のみを印加すれば、サンプルに対するイオンの引き込みに作用する自己バイアス電圧が１０Ｖ程度にまで低減された。これにより、側壁パターン８２へのイオン衝突の影響が抑えられ、側壁パターン８２の曲がりを防止することができた。さらに、高周波電源３１７，３３１の周波数を変化させることで、自己バイアス電圧Ｖｄｃを１０Ｖ未満に低減することも可能であった。
図５は、自己バイアス電圧に対する側壁パターンのテーパ角αの変化量Δを評価した結果の一例を示すグラフである。
側壁パターン８２は、１９．５ｎｍのサンプルでは１０Ｖから曲がり始め、また、２２．１ｎｍのサンプルでは１３０Ｖから曲がり始め、自己バイアス電圧の増加とともにテーパ角αは増大した。なお、膜厚が約３２ｎｍのサンプルではマスク曲がりは起こらなかった。
図６は、アモルファスシリコン膜の膜厚ｘ［ｎｍ］（１９．５≦ｘ≦２２．１）と、マスク曲がりが発生する閾値となる自己バイアス電圧Ｖｄｃ［Ｖ］との関係を示すグラフである。同図から、Ｖｄｃ＜４６ｘ−８９０を満たす範囲ではマスク曲がりが起こらないことが分かる。
このことから、下地層のシリコン酸化膜３０のＲＩＥ処理では、関係式
Ｖｄｃ＜４６ｘ−８９０
を満たす値の自己バイアス電圧Ｖｄｃを用いることにより、配線を埋め込むためのトレンチ構造を良好に形成できることが判明した。
Ｖｄｃ＜４６ｘ−８９０
を満たす値の自己バイアス電圧Ｖｄｃを用いることにより、配線を埋め込むためのトレンチ構造を良好に形成できることが判明した。
図７は、上記関係式を満たす値の自己バイアス電圧Ｖｄｃを用いて形成されたトレンチ構造の一例を示す略示断面図である。加工ストッパ膜であるシリコン窒化膜２０の上面が露出するまでシリコン酸化膜３０が選択的に除去され、側壁パターン８２が良好に転写されたシリコン酸化膜３４となっている。
比較例として従来の技術により形成されたトレンチ構造の一例を図８の略示断面図に示す。同図に示す例では、マスク曲がりが発生したために、下地層のシリコン酸化膜３２が良好に除去されず、隣接するトレンチ間で大きな段差が発生していることが分かる。
（２）第２の実施の形態
次に、本発明に係る半導体装置の製造方法の第２の実施の形態について図９乃至図１２を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置のＳＴＩ（素子分離絶縁膜）用のトレンチ構造の形成に本発明を適用したものである。
次に、本発明に係る半導体装置の製造方法の第２の実施の形態について図９乃至図１２を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置のＳＴＩ（素子分離絶縁膜）用のトレンチ構造の形成に本発明を適用したものである。
まず、基板上に積層膜を形成する。即ち、図９（ａ）に示すように、シリコン基板Ｗ上に、ゲート酸化膜としてのシリコン酸化膜１２０、フローティングゲートとしての多結晶シリコン膜１３０を堆積する。引き続き、シリコン窒化膜１４０、シリコン酸化膜１５０、シリコン窒化膜１６０、芯材となるシリコン酸化膜１７０、アモルファスシリコン膜１８０、および反射防止膜１９０をＬＰＣＶＤ法により、順次に堆積させる。シリコン窒化膜１６０およびシリコン酸化膜１７０は、本実施形態において、例えば第１および第２の絶縁膜に対応する。
次に、反射防止膜１９０上にフォトレジストを塗布し、光蝕刻法によりフォトレジストを所望のパターン２１０に加工する。次いで、図９（ｂ）に示すように、パターン２１０をマスクにしてＲＩＥ法により反射防止膜１９０およびアモルファスシリコン膜１８０を加工し、それぞれ反射防止膜１９２、シリコン膜１８２とする。続いて、酸素（Ｏ２）プラズマ中に基板Ｗを曝すことによりフォトレジストを除去し、アモルファスシリコン膜およびアモルファス１８２をマスクとしてシリコン酸化膜１７０を加工し、図１０（ａ）に示すように、シリコン酸化膜１７２とする。
次に、ウェット（Ｗｅｔ）系のエッチング処理によって図１０（ｂ）に示すように、シリコン酸化膜１７２を細くした後、アモルファスシリコン膜１８２を除去する。これにより、図１０（ｃ）に示すように、光蝕刻法の解像限界未満の寸法を有する芯材パターン１７４が得られる。
次に、図１１（ａ）に示すように、ＬＰＣＶＤ法によりアモルファスシリコン膜２００を堆積し、ＲＩＥ法を用いたエッチバックにより、アモルファスシリコン膜２００を加工することにより、図１１（ｂ）に示すように、芯材パターン１７４の頂面とシリコン窒化膜１６０の表面の一部を露出させる。続いて、ウェット（Ｗｅｔ）系エッチング処理によって、シリコン酸化膜からなる芯材パターン１７４を除去すると、図１１（ｃ）に示すように、アモルファスシリコン膜により形成される側壁パターン２０２が得られる。
続いて、形成された側壁パターン２０２をマスクにシリコン窒化膜１６０をＲＩＥ処理により加工すれば、図１２（ａ）に示すように、ライン・アンド・スペースのパターンを形成できる。このときのＲＩＥ処理では側壁パターン２０２の膜厚が３０ｎｍ以下の場合、マスク曲がりを避けるため、第１の実施の形態で使用した、上述の低イオンエネルギー条件を用いる。
次いで、シリコン酸化膜１５０、シリコン窒化膜１４０、多結晶シリコン膜１３０、シリコン酸化膜１２０、およびシリコン基板Ｗを順次に加工し、図１２（ｂ）に示すように、それぞれシリコン酸化膜１５２、シリコン窒化膜１４２、多結晶シリコン膜１３２、シリコン酸化膜１２２とすれば、シリコン基板Ｗ中にＳＴＩ用の溝（トレンチ）を形成することができる。
以上、本発明の実施の形態について説明したが、本発明は上記形態に限定されるものでは決してなく、その技術的範囲内で種々変更して適用することが可能である。例えば、側壁パターンの直下の第１の絶縁膜および芯材となる第２の絶縁膜として、上述した第１の実施の形態ではシリコン酸化膜３０とシリコン窒化膜４０との組合せを用い、第２の実施の形態では、シリコン窒化膜１６０とシリコン酸化膜１７０との組合せを用いた。しかしながら、絶縁膜としてこれらの組合せに限るものでは決してなく、これら以外にも、例えばシリコン酸化膜と炭素を主成分とする膜との組合せやシリコン窒化膜と炭素を主成分とする膜との組合せを用いることもできる。
３０：シリコン酸化膜
４０：シリコン窒化膜
４２，１７４：芯材パターン
８０，２００：シリコン膜
８２，２０２：側壁パターン
１６０：シリコン窒化膜
１７０：シリコン酸化膜
３００：ドライエッチング装置
３１７，３３１：高周波電源
Ｗ：基板
４０：シリコン窒化膜
４２，１７４：芯材パターン
８０，２００：シリコン膜
８２，２０２：側壁パターン
１６０：シリコン窒化膜
１７０：シリコン酸化膜
３００：ドライエッチング装置
３１７，３３１：高周波電源
Ｗ：基板
Claims (5)
- 基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記側壁をなすシリコン膜の膜厚をｘｎｍ（１９．５≦ｘ≦２２．１）とすると、前記第１の絶縁膜の加工は、
Ｖｄｃ＜４６ｘ−８９０
を満たす自己バイアス電圧Ｖｄｃを前記基板に印加することにより行う、
ことを特徴とする半導体装置の製造方法。 - 基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記第１の絶縁膜の加工は、複数の高周波電力を基板側電極に印加可能となるドライエッチング装置を用いて行われ、
前記複数の高周波電力のうち、周波数の低い側の電力は前記ドライエッチング時に０Ｗに設定される、
ことを特徴とする半導体装置の製造方法。 - 前記シリコン膜は非晶質であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記シリコン膜は６００℃以下の温度で形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記第１の絶縁膜と前記第２の絶縁膜との組合せは、シリコン酸化膜とシリコン窒化膜との組合せ、シリコン酸化膜と炭素を主成分とする膜との組合せ、シリコン窒化膜とシリコン酸化膜との組合せ、および、シリコン窒化膜と炭素を主成分とする膜との組合せのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008209236A JP4756063B2 (ja) | 2008-08-15 | 2008-08-15 | 半導体装置の製造方法 |
| US12/539,937 US7906434B2 (en) | 2008-08-15 | 2009-08-12 | Manufacturing method of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008209236A JP4756063B2 (ja) | 2008-08-15 | 2008-08-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010045264A true JP2010045264A (ja) | 2010-02-25 |
| JP4756063B2 JP4756063B2 (ja) | 2011-08-24 |
Family
ID=41681554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008209236A Expired - Fee Related JP4756063B2 (ja) | 2008-08-15 | 2008-08-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7906434B2 (ja) |
| JP (1) | JP4756063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278039A (ja) * | 2008-05-19 | 2009-11-26 | Toshiba Corp | 半導体装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8093153B2 (en) * | 2009-12-18 | 2012-01-10 | United Microelectronics Corporation | Method of etching oxide layer and nitride layer |
| JP6026375B2 (ja) * | 2013-09-02 | 2016-11-16 | 株式会社東芝 | 半導体装置の製造方法 |
| US9543165B2 (en) * | 2015-02-13 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device |
| JP6473060B2 (ja) | 2015-09-11 | 2019-02-20 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
| US9824896B2 (en) * | 2015-11-04 | 2017-11-21 | Lam Research Corporation | Methods and systems for advanced ion control for etching processes |
| JP6557642B2 (ja) * | 2016-09-05 | 2019-08-07 | 株式会社日立ハイテクノロジーズ | プラズマ処理装置およびプラズマ処理方法 |
| CN114496737B (zh) * | 2020-11-12 | 2024-09-13 | 长鑫存储技术有限公司 | 半导体器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234331A (ja) * | 2001-12-05 | 2003-08-22 | Tokyo Electron Ltd | プラズマエッチング方法およびプラズマエッチング装置 |
| JP2006032648A (ja) * | 2004-07-16 | 2006-02-02 | Toshiba Corp | パターン形成方法を含む半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642149B2 (en) | 1998-09-16 | 2003-11-04 | Tokyo Electron Limited | Plasma processing method |
| JP2001185542A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | プラズマ処理装置及びそれを用いたプラズマ処理方法 |
| KR100354440B1 (ko) * | 2000-12-04 | 2002-09-28 | 삼성전자 주식회사 | 반도체 장치의 패턴 형성 방법 |
| JP4921723B2 (ja) | 2005-04-18 | 2012-04-25 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100640640B1 (ko) * | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
| JP4755963B2 (ja) | 2006-10-30 | 2011-08-24 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100843236B1 (ko) * | 2007-02-06 | 2008-07-03 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
| KR100842753B1 (ko) * | 2007-06-29 | 2008-07-01 | 주식회사 하이닉스반도체 | 스페이서를 이용한 반도체소자의 패턴 형성방법 |
| US7737039B2 (en) * | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
-
2008
- 2008-08-15 JP JP2008209236A patent/JP4756063B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-12 US US12/539,937 patent/US7906434B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234331A (ja) * | 2001-12-05 | 2003-08-22 | Tokyo Electron Ltd | プラズマエッチング方法およびプラズマエッチング装置 |
| JP2006032648A (ja) * | 2004-07-16 | 2006-02-02 | Toshiba Corp | パターン形成方法を含む半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278039A (ja) * | 2008-05-19 | 2009-11-26 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100041235A1 (en) | 2010-02-18 |
| JP4756063B2 (ja) | 2011-08-24 |
| US7906434B2 (en) | 2011-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4756063B2 (ja) | 半導体装置の製造方法 | |
| KR100480610B1 (ko) | 실리콘 산화막을 이용한 미세 패턴 형성방법 | |
| US7368390B2 (en) | Photolithographic patterning process using a carbon hard mask layer of diamond-like hardness produced by a plasma-enhanced deposition process | |
| JP2009076661A (ja) | 半導体装置の製造方法 | |
| JP2009094279A (ja) | ホールパターンの形成方法および半導体装置の製造方法 | |
| JP2005045053A (ja) | 半導体装置の製造方法 | |
| US20200279748A1 (en) | Semiconductor structure and formation method thereof | |
| CN114823295A (zh) | 一种半导体器件的制造方法 | |
| JP2009032872A (ja) | 半導体装置の製造方法 | |
| US6753265B2 (en) | Method for manufacturing bit line | |
| KR100856614B1 (ko) | 반도체 소자의 ｓｔｉ 형성 방법 및 그 구조 | |
| JP2008124399A (ja) | 半導体装置の製造方法 | |
| US12100616B2 (en) | Method of manufacturing semiconductor device | |
| KR100465638B1 (ko) | 반도체장치의 식각방법 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| KR20000075307A (ko) | 반도체소자 제조방법 | |
| KR20040065442A (ko) | 반도체 소자의 제조 방법 | |
| KR100220943B1 (ko) | 반도체 소자의 콘택 형성방법 및 그 장치 | |
| US7615451B2 (en) | Method for forming semiconductor device | |
| JP2008016852A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2000012513A (ja) | 電子装置の製造方法 | |
| KR100876874B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100886641B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| CN115799048A (zh) | 图形化刻蚀工艺中降低光刻胶损耗的方法 | |
| KR20090030504A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100804 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110106 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110506 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110530 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |