KR100465638B1 - 반도체장치의 식각방법 - Google Patents
반도체장치의 식각방법 Download PDFInfo
- Publication number
- KR100465638B1 KR100465638B1 KR10-1998-0053148A KR19980053148A KR100465638B1 KR 100465638 B1 KR100465638 B1 KR 100465638B1 KR 19980053148 A KR19980053148 A KR 19980053148A KR 100465638 B1 KR100465638 B1 KR 100465638B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- conductive layer
- forming
- etching
- active region
- Prior art date
Links
- 238000005530 etching Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 230000001052 transient effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 83
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체장치의 식각방법에 관한 것으로서 특히, 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 경사지게 형성하므로서 플레이트전극 및 게이트를 패터닝하기 위한 식각시 언더컷(undercut) 부위가 발생하지 않고 수직형 다층구조 프로필(vertical multilayer profile)을 형성하는데 적당하도록한 반도체장치의 로직부 형성용 식각방법에 관한 것이다. 본 발명에 따른 반도체장치의 식각 방법은 필드격리막으로 활성영역과 필드영역이 정의된 반도체기판 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 유전막을 형성하는 단계와, 유전막과 제 1 도전층의 소정 부위를 제거하여 필드산화막 상부와 활성영역의 소정부위에 걸쳐 제 1 도전층의 일부를 잔류시키며 잔류한 제 1 도전층의 활성영역 상부에 형성된 끝부위의 프로필이 경사진 형태를 갖도록 하는 단계와, 기판의 전면에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 2 도전층을 형성하는 단계와, 제 2 도전층 위에 할레이션 방지층을 형성하는 단계와, 하부전극과 대응하는 부위의 제 2 도전층 상부에 위치한 할레이션 방지층 위와 활성영역 위에 위치한 제 2 도전층의 소정 부위만을 덮는 식각방지마스크를 상기 할레이션 방지층 위에 형성하는 단계와, 식각방지마스크로 보호되지 아니하는 부위의 할레이션 방지층과 제 2 도전층을 차례로 제거하여 제 2 도전층의 소정 부위를 잔류시키는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 식각방법에 관한 것으로서 특히, 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 경사지게 형성하므로서 플레이트전극 및 게이트를 패터닝하기 위한 식각시 언더컷(undercut) 부위가 발생하지 않고 수직형 다층구조 프로필(vertical multilayer profile)을 형성하는데 적당하도록한 반도체장치의 로직부 형성용 식각방법에 관한 것이다.
종래 기술에서 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 수직형으로 형성한다.
그러나, 게이트와 캐패시터의 플레이트전극을 형성하기 위하여 도핑된 폴리실리콘층을 식각할 때, 캐패시터가 필드산화막 위에 형성되므로 토포그래피 차이에 기인한 단차발생으로 바크층(bottom anti-reflective coating layer)이 완전히 제거되지 않게 된다. 따라서, 잔류한 바크층 하부에 남아있는 폴리실리콘층이 게이트 등의 형성을 위한 식각시 제거되지 않아 트랜지스터 오동작 등의 소자의 특성에 악영향을 초래한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 식각방법을 도시한 공정 단면도이다.
도 1a를 참조하면, LOCOS 등의 방법으로 필드산화막(11)을 형성하여 소자의 활성영역과 필드영역이 격리된 반도체기판(10)인 실리콘기판(10) 위에 도핑된 제 1 폴리실리콘층(12)을 CVD(Chemical Vapor Deposition)법으로 약 2500Å 두께로 증착하여 형성한다.
그리고, 제 1 폴리실리콘층(12) 위에 캐패시터의 유전층(13)으로 사용되는 ONO(oxide-nitride-oxide)층(13)을 얇게 증착하여 약 200Å 두께로 형성한다.
그다음, 유전층 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극인 플레이트전극을 패터닝 하기 위한 노광 및 현상을 포토레지스트에 실시하여 플레이트전극 형성 부위의 상부에 위치한 유전층(13)을 덮는 포토레지스트패턴(14)을 형성한다.
그리고, 포토레지스트패턴(14)으로 보호되지 않는 부위의 유전층(13)과 제 1 폴리실리콘층(12)을 차례로 식각하여 제거한다. 이때, 식각조건은 먼저 얇게 증착된 유전층(13)을 CF4기체를 이용하여 건식식각한 다음, 동일한 식각마스크를 이용하여 제 1 폴리실리콘층(12)을 Cl2 및 HBr기체를 이용하여 기판(10) 표면이 노출될 때까지 식각한다. 파워(power)조건은 500와트, 기체유량은 HBr 100SCCM, Cl2 60 SCCM으로 하고, 압력은 100 mT으로하고, 후압력(back pressure)은 4Torr로 한다.
따라서, 이때 잔류한 제 1 폴리실리콘층(12)의 활성영역쪽 끝부분의 단면 프로필은 수직형이 된다.
도 1b를 참조하면, 포토레지스트패턴을 제거한 다음, 잔류한 유전층(13)의 표면과 잔류한 제 1 폴리실리콘층(12)의 노출된 측면 그리고 노출된 기판(10)의 표면에 게이트절연막으로 게이트산화막(15)을 약 45Å 두께로 증착하여 형성한다.
도 1c를 참조하면, 게이트산화막(15) 위에 캐패시터의 플레이트전극과 트랜지스터의 게이트를 형성하기 위하여 CVD법으로 도핑된 제 2 폴리실리콘층(16)을 약 2500Å 두께로 증착하여 형성한다.
그리고, 이후 형성될 포토레지스트패턴의 해상도를 향상시키기 위하여 할레이션현상 방지용 바크층(bottom anti-reflective coating layer,17)을 제 2 폴리실리콘층(16)위에 형성한다.
그다음, 바크층(17) 위에 포토레지스트를 도포한 후, 캐패시터의 플레이트전극(12)과 대응하는 부위의 제 2 폴리실리콘층(16)과 게이트가 형성될 부위의 제 2 폴리실리콘층(16) 상부의 바크층(17) 위에만 포토레지스트를 잔류시키는 노광 및 현상을 실시하여 포토레지스트패턴(18)을 형성한다.
도 1d를 참조하면, 포토레지스트패턴(18)을 식각방지막으로 이용하여 바크층(17)을 식각한다. 이때, 식각은 EOP로 살짝 바크층(17)의 일부를 제거한 후, 추가 식가은 50% 이내로 진행하여 과도식각으로 인한 선폭(Critical Dimension)증가를 방지한다.
그 다음, 동일한 포토레지스트패턴(18)을 이용하여 하부에 노출된 제 2 폴리실리콘층(16)을 식각한다. 이때, 식각진행조건은 첫째 단계에서, 600 와트의 파워와 HBr 100 SCCM Cl2 60 SCCM의 기체유량과 100 mT의 압력으로 하여 실시하고, 둘째 단계에서, 200 와트의 파워와 HBr 50SCCM, Cl2 20SCCM, He-O2 8SCCM의 기체유량과 100 mT의 압력으로 하여 실시한다.
그러나, 캐패시터전극들의 수직형태의 프로필 때문에 경사지게 형성된 잔류한 바크층 밑에 남아있는 제 2 폴리실리콘(160)이 완전히 제거되 않게 된다.
그리고, 포토레지스트패턴 및 잔류한 바크층을 제거하여 캐패시터와 게이트를 완성한다.
그러나, 상술한 종래의 반도체장치의 식각방법은 잔류한 바크층 하부에 남아있는 폴리실리콘층이 게이트 등의 형성을 위한 식각시 제거되지 않아 트랜지스터 오동작 등의 소자의 특성에 악영향을 초래하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 경사지게 형성하므로서 플레이트전극 및 게이트를 패터닝하기 위한 식각시 언더컷(undercut) 부위가 발생하지 않고 수직형 다층구조 프로필(vertical multilayer profile)을 형성하는데 적당하도록한 반도체장치의 로직부 형성용 식각방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 식각 방법은 필드격리막으로 활성영역과 필드영역이 정의된 반도체기판 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 유전막을 형성하는 단계와, 유전막과 제 1 도전층의 소정 부위를 제거하여 필드산화막 상부와 활성영역의 소정부위에 걸쳐 제 1 도전층의 일부를 잔류시키며 잔류한 제 1 도전층의 활성영역 상부에 형성된 끝부위의 프로필이 경사진 형태를 갖도록 하는 단계와, 기판의 전면에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 2 도전층을 형성하는 단계와, 제 2 도전층 위에 할레이션 방지층을 형성하는 단계와, 하부전극과 대응하는 부위의 제 2 도전층 상부에 위치한 할레이션 방지층 위와 활성영역 위에 위치한 제 2 도전층의 소정 부위만을 덮는 식각방지마스크를 상기 할레이션 방지층 위에 형성하는 단계와, 식각방지마스크로 보호되지 아니하는 부위의 할레이션 방지층과 제 2 도전층을 차례로 제거하여 제 2 도전층의 소정 부위를 잔류시키는 단계를 포함하여 이루어진다.
본 발명은 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 경사지게 형성하고, 바크층의 식각을 과도식각조건으로 실시하며, CC 바이어스의 손실을 줄이기 위하여 포토레지스트의 선폭을 감소시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 식각방법을 도시한 공정단면도이다.
도 2a를 참조하면, LOCOS 등의 방법으로 필드산화막(21)을 형성하여 소자의 활성영역과 필드영역이 격리된 반도체기판(20)인 실리콘기판(20) 위에 도핑된 폴리실리콘으로 제 1 도전층(22)을 CVD(Chemical Vapor Deposition)법으로 약 2500Å 두께로 증착하여 형성한다.
그리고, 제 1 도전층(22) 위에 캐패시터의 유전층(23)으로 사용되는 ONO(oxide-nitride-oxide)층(23)을 얇게 증착하여 약 200Å 두께로 형성한다.
그다음, 유전층(23) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극인 플레이트전극을 패터닝 하기 위한 노광 및 현상을 포토레지스트에 실시하여 플레이트전극 형성 부위의 상부에 위치한 유전층(23)을 덮는 제 1 포토레지스트패턴(24)을 형성한다.
그리고, 제 1 포토레지스트패턴(24)으로 보호되지 않는 부위의 유전층(23)과 제 1 도전층(22)을 차례로 식각하여 제거한다. 이때, 식각조건은 먼저 얇게 증착된 유전층(23)을 CF4기체를 이용하여 건식식각한 다음, 동일한 식각마스크를 이용하여 제 1 도전층층(22)을 Cl2 및 HBr기체를 이용하여 기판(10) 표면이 노출될 때까지 식각한다. 파워(power)조건은 300와트, 기체유량은 HBr 60SCCM, Cl2 60 SCCM으로 하고, 압력은 100 mT으로하고, 후압력(back pressure)은 8Torr로 한다. 압력범위는 6-10 Torr이 적당하고, 파워는 100-300 와트 범위에서 결정한다. 또한, HBr과 Cl2의 유량비는 1:1 이하로 진행하고, 총 유량은 50-1000 SCCM 범위내에서 결정하고, 압력은 10-500 mT로 한다.
따라서, 이때 잔류한 제 1 도전층(22)의 활성영역쪽 끝부분의 단면 프로필은 경사각 60도 이하의 경사진 형태가 되며, 본 실시예에서는 30-60 도 사이를 유지하도록 한다. 즉, 파워를 낮게하고 후압력을 증가시키므로서 식각 프로필이 경사지도록 한다. 그리고, 사용되는 식각장비는 MIERIE(magnetically enhanced reactive ion etcher)를 이용한다.
도 2b를 참조하면, 제 1 포토레지스트패턴을 제거한 다음, 잔류한 유전층(23)의 표면과 경사진 형태로 잔류한 제 1 도전층(22)의 노출된 측면 그리고 노출된 기판(20)의 표면에 게이트절연막으로 게이트산화막(25)을 약 45Å 두께로 증착하여 형성한다.
도 2c를 참조하면, 게이트산화막(25) 위에 캐패시터의 플레이트전극과 트랜지스터의 게이트를 형성하기 위하여 CVD법으로 도핑된 폴리실리콘으로 제 2 도전층(26)을 약 2500Å 두께로 증착하여 형성한다.
그리고, 이후 형성될 포토레지스트패턴의 해상도를 향상시키기 위하여 할레이션현상 방지용 바크층(bottom anti-reflective coating layer,27)을 제 2 도전층(26)위에 형성한다.
그다음, 바크층(27) 위에 포토레지스트를 도포한 후, 캐패시터의 플레이트전극(22)과 대응하는 부위의 제 2 도전층(26)과 게이트가 형성될 부위의 제 2 도전층(26) 상부의 바크층(27) 위에만 포토레지스트를 잔류시키는 노광 및 현상을 실시하여 제 2 포토레지스트패턴(28)을 형성한다.
도 2d를 참조하면, 제 2 포토레지스트패턴(28)을 식각방지막으로 이용하여 바크층(27)을 식각한다. 이때, 식각은 EOP로 살짝 바크층(27)의 일부를 제거한 후, 추가 식각은 50% 이상으로 진행하여 과도식각으로 인한 선폭(Critical Dimension)증가를 방지한다. 즉, 이때의 식각량은 메인 저스트(main just) 식각량의 160% 이상으로 하며, 식각장비는 TCP 장비를 사용하며 식각제로 N2와 O2를 활용하고, N2와 O2의 비율은 50% 이상을 유지하며 압력은 1000mT이하로 유지한다.
그 다음, 동일한 제 2 포토레지스트패턴을 이용하여 하부에 노출된 제 2 도전층(26)을 식각한다. 이때, 식각진행조건은 첫째 단계에서, 600 와트의 파워와 HBr 100 SCCM Cl2 60 SCCM의 기체유량과 100 mT의 압력으로 하여 실시하고, 둘째 단계에서, 200 와트의 파워와 HBr 50SCCM, Cl2 20SCCM, He-O2 8SCCM의 기체유량과 100 mT의 압력으로 하여 실시한다.
따라서, 잔류한 제 2 도전층으로 캐패시터의 플레이트전극(261)과 게이트전극(262)이 형성된다.
결국, 캐패시터전극들의 경사진 형태의 프로필 때문에 경사지게 형성된 잔류한 바크층 밑에 남아있는 제 2 도전층이 완전히 제거된다.
그리고, 제 2 포토레지스트패턴 및 잔류한 바크층을 제거하여 캐패시터와 게이트를 완성한다.
따라서, 본 발명은 반도체장치의 캐패시터를 필드산화막 위에 형성한 구조를 갖는 로직부의 식각에 있어서 활성영역과 중첩되는 캐패시터의 스토리지전극 부위의 프로필을 경사지게 형성하므로서 플레이트전극 및 게이트를 패터닝하기 위한 식각시 언더컷(undercut) 부위가 발생하지 않고 수직형 다층구조 프로필(vertical multilayer profile)을 형성하는데 적당하도록 한 장점이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 식각방법을 도시한 공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 식각방법을 도시한 공정단면도
Claims (5)
- 필드격리막으로 활성영역과 필드영역이 정의된 반도체기판 위에 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 위에 유전막을 형성하는 단계와,상기 유전막과 상기 제 1 도전층의 소정 부위를 제거하여 상기 필드산화막 상부와 상기 활성영역의 소정부위에 걸쳐 상기 제 1 도전층의 일부를 잔류시키며 상기 잔류한 제 1 도전층의 상기 활성영역 상부에 형성된 끝부위의 프로필이 경사진 형태를 갖도록 하는 단계와,상기 기판의 전면에 게이트절연막을 형성하는 단계와,상기 게이트절연막 위에 제 2 도전층을 형성하는 단계와,상기 제 2 도전층 위에 할레이션 방지층을 형성하는 단계와,상기 하부전극과 대응하는 부위의 상기 제 2 도전층 상부에 위치한 상기 할레이션 방지층 위와 상기 활성영역 위에 위치한 상기 제 2 도전층의 소정 부위만을 덮는 식각방지마스크를 상기 할레이션 방지층 위에 형성하는 단계와,상기 식각방지마스크로 보호되지 아니하는 부위의 상기 할레이션 방지층과 상기 제 2 도전층을 차례로 제거하여 제 2 도전층의 소정 부위를 잔류시키는 단계로 이루어진 반도체장치의 식각방법.
- 청구항 1에 있어서, 상기 잔류한 제 1 도전층은 캐패시터의 하부전극이고 잔류한 제 2 도전층은 각각 캐패시터의 상부전극과 게이트전극인 것이 특징인 반도체장치의 식각방법.
- 청구항 1에 있어서, 상기 할레이션 방지층은 과도식각으로 제거하는 것이 특징인 반도체장치의 식각방법.
- 청구항 1 에 있어서, 상기 잔류한 제 1 도전층의 상기 활성영역 상부에 형성된 끝부위의 프로필이 경사진 형태를 갖도록 하는 단계는,후압력을 증가시키고 파워를 낮게하여 실시하는 것이 특징인 반도체장치의 식각방법.
- 청구항 4 에 있어서, 상기 경사진 형태의 경사각은 30-60 도 범위내로 형성하는 것이 특징인 반도체장치의 식각방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0053148A KR100465638B1 (ko) | 1998-12-04 | 1998-12-04 | 반도체장치의 식각방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0053148A KR100465638B1 (ko) | 1998-12-04 | 1998-12-04 | 반도체장치의 식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038239A KR20000038239A (ko) | 2000-07-05 |
| KR100465638B1 true KR100465638B1 (ko) | 2005-04-06 |
Family
ID=19561439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0053148A KR100465638B1 (ko) | 1998-12-04 | 1998-12-04 | 반도체장치의 식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100465638B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386454B1 (ko) * | 2001-06-29 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
| US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
-
1998
- 1998-12-04 KR KR10-1998-0053148A patent/KR100465638B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
| US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000038239A (ko) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7482279B2 (en) | Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask | |
| JP3252780B2 (ja) | シリコン層のエッチング方法 | |
| JP2004096117A (ja) | 自己整合型接点用の突出スペーサ | |
| US6878612B2 (en) | Self-aligned contact process for semiconductor device | |
| JP2010045264A (ja) | 半導体装置の製造方法 | |
| KR970001203B1 (ko) | 폴리실리콘 막 에칭 방법 | |
| JP2005244167A (ja) | 半導体装置の製造方法 | |
| KR19990063182A (ko) | 에칭방법 | |
| KR100465638B1 (ko) | 반도체장치의 식각방법 | |
| JP3259529B2 (ja) | 選択エッチング方法 | |
| US20050142830A1 (en) | Method for forming a contact of a semiconductor device | |
| US7078160B2 (en) | Selective surface exposure, cleans, and conditioning of the germanium film in a Ge photodetector | |
| JPH09120990A (ja) | 接続孔の形成方法 | |
| KR20040055346A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| US6753265B2 (en) | Method for manufacturing bit line | |
| KR100587039B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100282416B1 (ko) | 반도체소자의제조방법 | |
| KR100540481B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP3319157B2 (ja) | 半導体装置の製造方法 | |
| KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100459683B1 (ko) | 반도체장치의폴리실리콘패턴형성방법 | |
| KR100234907B1 (ko) | 반도체 소자 제조방법 | |
| JPH05235338A (ja) | 半導体装置およびその製造方法 | |
| KR20040008646A (ko) | 랜딩플러그콘택 구조를 갖는 반도체소자의 제조 방법 | |
| KR100721590B1 (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |