KR100540481B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
필드산화막 상부에 유발되는 단차에 의한 플로우팅게이트의 토폴로지를 개선하는데 적합한 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 셀영역과 주변회로영역으로 구분되는 반도체 기판에 소자격리막을 형성하는 제 1 단계, 상기 결과물 상부에 제1전도막을 형성하고 선택적으로 식각하여 상기 소자격리막에 걸치는 제1전도막패턴을 형성하는 제 2 단계, 상기 제1전도막패턴 상부에 유전막, 제2전도막을 형성하는 제 3 단계, 상기 소자격리막 상부의 제1전도막패턴의 단차를 감소시키기 위해 상기 제2전도막을 전면식각하는 제 4 단계, 상기 셀영역 상부에 제1감광막패턴을 형성하고 상기 제1감광막패턴을 마스크로 하여 상기 주변회로영역의 제2전도막과 유전막을 제거하는 제 5 단계, 상기 결과물 상부에 제3전도막과 반사방지막을 형성하고 상기 반사방지막 상부에 제2감광막패턴을 형성하는 제 6 단계, 상기 제2감광막패턴을 마스크로 하여 상기 반사방지막, 제3전도막 및 유전막을 선택적으로 제거하는 제 7 단계를 포함하여 이루어진다.
플래쉬 메모리 소자, 플로우팅게이트, 폴리실리콘 에치백
Description
도 1a 내지 도 1e는 종래기술에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 도면,
도 2 는 종래기술에 따른 게이트어택을 나타낸 도면,
도 3은 종래기술의 제 1 전도막 단차로 인한 반사방지막 어택을 나타낸 도면,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 소자격리막
33a,33b : 제 1 전도막패턴 34 : ONO막
35a : 제 2 전도막패턴 36 : 제3전도막
37 : 반사방지막 38a,38b,39a,39b : 감광막패턴
Ⅰ: 셀영역 Ⅱ : 주변회로영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 적층구조의 플로우팅게이트를 구비하는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
현재 공정 개발중인 0.25㎛ 와이드 8M급 플래쉬 메모리(Flash memory)에서의 플로팅게이트(Floating gate)를 형성하는 공정에서 소자의집적화에 따라 게이트라인의 크기를 0.25㎛ 이하로 적용한다.
이러한 초미세 크기로 적용하면서 격리공정인 NS-LOCOS(Nitride-sealed Local Oxidation of Silicon)공정을 사용할 때에 게이트라인의 전도막패턴은 필드산화막(FOX) 상부에 걸쳐 형성되는데, 이 때 전도막패턴의 프로파일로 인한 후속 토폴로지(Topology)가 나빠지게 되어 게이트라인 형성시 식각공정에 대한 감광막 선택비 부족으로 인하여 게이트라인 어택이 발생하게 된다..
이하 첨부도면을 참조하여 종래기술에 따른 플래쉬 메모리 소자의 플로우팅게이트 제조 방법에 대해 설명하기로 한다.
도 1a에 도시된 바와 같이, 게이트라인은 셀영역(X)과 주변회로영역(Y)으로 나뉘어 형성되는데, 셀영역(X)은 후에 셀에 해당되는 플로팅게이트가 형성되며, 주변회로영역(Y)은 주변회로 트랜지스터의 게이트라인이 형성된다.
플래쉬 메모리 소자의 제조 방법에 있어서, 소정 하부공정이 실시된 반도체 기판(11)에 LOCOS(Local Oxidation of Silicon)공정을 이용하여 소자격리막(12)을 형성한다. 이어 상기 결과물 상부에 제1전도막으로서 폴리실리콘을 증착한 다음, 선택적으로 패터닝하여 셀영역(X)과 주변회로영역(Y)에 각각 제 1 전도막 (13a,13b)을 형성한다. 이 때, 상기 셀영역(X)에 형성되는 제 1 전도막(13a)은 상기 소자격리막(12)에 걸쳐서 형성된다.
도 1b에 도시된 바와 같이, 상기 제 1 전도막(13a,13b)을 포함한 전면에 유전막으로서 ONO막(14)을 형성한 다음, 상기 주변회로영역(Y)의 ONO막을 선택적으로 제거하고 상기 결과물 상부에 제 2 전도막(15)으로서 폴리실리콘을 형성한다. 이 때 상기 제 2 전도막(15)은 플래쉬 메모리 소자에서만 적용하는 커버폴리실리콘 (Cover polysilicon)을 이용한다.
도 1c에 도시된 바와 같이, 기 제 2 전도막(15)을 포함한 전면에 제 3 전도막(16), 텅스텐 실리사이드(17), 반사방지막(18)을 차례로 증착한 후, 제 1 감광막패턴(19)을 이용하여 건식식각을 실시하여 셀영역(X)과 주변회로영역(Y)의 게이트라인을 형성한다.
도 1d에 도시된 바와 같이, 첫 번째 건식식각 공정에서는 제 1 감광막패턴(19)을 이용하여 주변회로영역(Y)의 게이트라인을 형성할 때, 셀영역(X)에서는 ONO막(14)이 식각스톱층의 역할을 하여 제 2 전도막 패턴(15a)까지만 형성된다.
도 1e에 도시된 바와 같이, 상기 셀영역(X)의 ONO막을 제거하기 위해 제 2 감광막패턴(20)을 이용하여 건식식각하는데, 셀영역(X)의 트랜지스터 상부에만 제 2 감광막패턴(20)이 형성된다. 상기 셀영역(X)에 존재하는 플로팅게이트를 형성하 기 위해서 식각 스톱배리어인 ONO막(14)을 제거하고 나면 셀영역(X)과 주변회로영역(Y)의 트랜지스터를 형성할 수 있다.
도 2 에 도시된 바와 같이, 상기와 같은 공정순서로 게이트라인을 형성시 셀영역의 플로팅게이트의 반사방지막(ARC)인 옥시나이트라이드막이 건식식각동안 버티지 못하고 어택을 받게된다.
도 3의 (a) 와 (b)는 게이트패턴 형성시 제1전도막 단차로 인해 반사방지막 어택이 발생된 도면으로서, 그 원인은 두가지로 설명된다.
도 3의 (a)에 도시된 바와 같이, 제 1 전도막(13a,13b) 형성시 소자격리막 (12) 상에 형성되는 제 1 전도막(13a)에 의한 토폴로지가 나빠지게 되고 이후 후속 공정인 게이트패턴 형성을 위한 감광막 도포시 제 1 전도막(13a)의 단차(A)에 의해서 유발된 토폴로지에 따라서 감광막 두께의 차이를 유발하게 된다.
도 3의 (b)에 도시된 바와 같이, 감광막 두께로 인한 차이로 인하여 게이트라인의 건식식각동안 감광막의 선택비 부족으로 인하여 감광막손실이 심화되고, 이후 텅스텐실리사이드(WSix) 및 폴리실리콘 식각동안 제 1 전도막(13a)의 단차 상부에서 형성된 반사방지막(18)이 식각되어, 결과적으로 게이트식각동안 제 1 전도막 (13a) 단차위의 반사방지막(18)은 거의 모두 제거된다.
따라서 게이트식각동안 발생된 공정 문제로 인해서 후속 공정인 셀영역의 플로팅 게이트를 형성하기 위한 ONO막과 제 1 전도막(13a)을 제거해주는 자기정렬식각(Self-Aligned Etch) 공정에서 반사방지막 어택이 발생하게 되어 게이트어택이 발생된다. 이러한 공정 문제점은 쉽게 토폴로지가 측면보다 식각 레서피튜닝 (tuning)에 의한 식각단계에서의 감광막에 대한 선택비를 개선하는 방법이 효율적이지만, 이에 대한 방법은 현 조건에서 어렵다.
이러한 이유는 건식식각공정에 대한 단계별 식각률(etch rate)로부터 알 수 있다. 즉 반사방지막과 게이트 식각단계에서의 감광막 선택비가 거의 1:1임을 알 수 있게된다. 따라서 현 베이스에서 잔막을 제거하기 위한 식각타겟을 150%~200% 오버식각하게 되면 게이트식각 단계에서 감광막은 일찍 손실되며, 또한 제 1 전도막(13a) 단차 상부에서의 반사방지막도 손실된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 필드산화막 상부에 유발되는 단차에 의한 플로우팅게이트의 토폴로지를 개선하므로써 게이트어택을 방지하는데 적합한 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 셀영역과 주변회로영역으로 구분되는 플래쉬 메모리 소자의 제조 방법에 있어서, 반도체 기판에 소자격리막을 형성하는 제 1 단계, 상기 결과물 상부에 제 1 전도막을 형성하고 선택적으로 식각하여 상기 소자격리막에 걸치는 제 1 전도막패턴을 형성하는 제 2 단계, 상기 제 1 전도막패턴 상부에 유전막 및 제 2 전도막을 형성하는 제 3 단계, 상기 소자격리막 상 부의 제 1 전도막패턴의 단차를 감소시키기 위해 상기 제 2 전도막을 전면식각하는 제 4 단계, 상기 셀영역 상부에 제 1 감광막패턴을 형성하고 상기 제 1 감광막패턴을 마스크로 하여 상기 주변회로 영역의 제 2 전도막과 유전막을 제거하는 제 5 단계, 상기 결과물 상부에 제 3 전도막과 반사방지막을 형성하고 상기 반사방지막 상부에 제 2 감광막패턴을 형성하는 제 6 단계, 상기 제 2 감광막패턴을 마스크로 하여 상기 반사방지막, 제 3 전도막 및 유전막을 선택적으로 제거하는 제 7 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 도면이다.
도 4a에 도시된 바와 같이, 반도체 기판(31)에 STI(Shallow Trench Isolation)공정을 이용한 소자격리막(32)을 형성하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 정의한 다음, 상기 소자격리막(32)이 형성된 반도체 기판(31)에 소정의 하부공정을 진행한다. 이 때 셀영역(Ⅰ)의 트랜지스터에는 소자격리막(32)이 형성하나, 주변회로영역(Ⅱ)의 트랜지스터에는 소자격리막(32)을 형성하지 않으며 STI공정을 이용하므로 플로팅게이트를 형성하기 위한 전도막의 증착시 토폴로지를 낮출 수 있다.
이어 상기 반도체 기판(31)상에 제 1 전도막, 예를 들면 폴리실리콘 (Polysilicon)을 1700Å두께로 증착한 후에 상기 제 1 전도막 상부에 감광막 (Photoresist)을 도포하고 노광 및 현상 공정으로 패터닝한다. 이어 패터닝된 감광막을 마스크로 하여 건식식각을 진행하면, 상기 셀영역(Ⅰ)의 트랜지스터와 주변회로영역(Ⅱ)의 트랜지스터에는 제 1 전도막패턴(33a,33b)이 형성된다. 여기서 상기 제 1 전도막용 폴리실리콘은 아르곤 스퍼터링(Ar-sputtering)을 이용하여 증착될 수 있다.
그리고 상기 제 1 전도막패턴(33a,33b) 상부에 유전막으로 ONO막(Oxide Nitride Oxide)(34)을 증착한 다음, 상기 ONO막(34) 상에 제 2 전도막(35)으로서 폴리실리콘을 4000∼5000Å 두께로 높게 증착한다.
이 때 종래기술에서는 제 2 전도막(35)용 폴리실리콘을 150∼500Å 두께로 얇게 형성하는데, 상기의 제 2 전도막(35)용 폴리실리콘을 커버폴리실리콘이라 하였다. 여기서 상기 제 2 전도막(35)용 폴리실리콘은 셀영역(Ⅰ)에서 플로팅게이트 (Floating gate)로서 동작하기 위해 유전막이 필요하며 주변회로영역(Ⅱ)에는 트랜지스터로 동작하기 위해 유전막이 필요하지 않다. 그리고 상기 제 1 전도막패턴 (33a)의 단차(D)로 인해 제 2 전도막(35)도 종래와 동일하게 단차(E)가 발생한다.
또한 상기 두꺼운 제 2 전도막(35)을 식각마스크로 사용하여 습식식각을 통해서 제거해도 ONO막(34)의 손실이 없기 때문에 셀영역의 플로팅게이트의 전기적 특성을 안정하게 확보할 수 있다.
도 4b에 도시된 바와 같이, 상기 소자격리막(32) 상부의 제 1 전도막패턴 (33a)의 토폴로지를 개선하기 위해 상기 제 2 전도막(35)을 에치백(Etch back)하여 유발된 단차(F)를 감소시킨다. 이 때, 상기 제 2 전도막(35) 에치백시 남아 있는 폴리실리콘의 두께는 500Å으로 제어한다. 여기서 상기 제 2 전도막(35)으로 비정질실리콘을 이용할 수 있으며, 제 2 전도막(35)을 에치백한 후 플라즈마로 인한 손실을 줄이기 위해 BOE(Buffered Oxide Etchant)와 스크러버(Scrubber)를 이용한 세정 공정을 실시한다.
도 4c에 도시된 바와 같이, 에치백된 제 2 전도막(35a) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 다음, 상기 패터닝된 감광막을 마스크로 하여 상기 주변회로영역(Ⅱ)의 제 2 전도막(35)과 ONO막(34)을 건식식각한다. 여기서 상기 제 2 전도막(35)을 건식식각할 때 이용되는 에처(Etcher)는 TCP(Transfer Coupled Plasma), MERIE(Magnetic Enhanced Reactive Ion Etch) 에처에서 고밀도 플라즈마 소오스(High Density Plasma source)를 이용하는 장치를 사용한다. 이처럼 상기 ONO막(34)을 포함한 제 2 전도막(35)을 제거하는 이유는 상기 주변회로영역(Ⅱ)이 플로팅게이트가 아닌 트랜지스터로 동작하도록 하기 위함이다.
도 4d에 도시된 바와 같이, 상기 결과물 상부에 폴리실리콘(700Å)과 텅스텐실리사이드막(2000Å)을 포함하는 제 3 전도막(36)을 형성한 다음, 상기 제 3 전도막(36) 상에 반사방지막(37)으로서 옥시나이트라이드(Oxynitride)(1200Å)를 증착한다.
이어 상기 반사방지막(37) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 플로팅게이트를 정의하기 위한 감광막패턴(38a,38b,39a,39b)을 형성한다. 이 때 감광막패턴은 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 상부에 모두 형성되는데, 셀영역 상부에 형성된 감광막패턴(38a,38b)은 플로팅게이트 패턴으로 이용되며, 주변회로영역(Ⅱ) 상부에 형성된 감광막패턴(39a,39b)은 트랜지스터 게이트패턴으로 이용된다.
도 4e에 도시된 바와 같이, 먼저 상기 감광막패턴(38a,38b,39a,39b)을 마스크로 하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에 대한 플로팅게이트 식각을 진행할 때, 상기 주변회로영역(Ⅱ)에서는 ONO막(34)이 없으므로 반사방지막(37), 제 3 전도막 (36)을 건식식각하고, 셀영역(Ⅰ)에서는 ONO막(34)에서 건식식각이 정지하게 된다. 여기서 상기 플로팅 게이트 식각시 제 3 전도막(36) 물질인 텅스텐실리사이드 및 폴리실리콘의 어택을 개선하기 위해 Cl2 와 O2 의 혼합가스를 이용한다.
이어 상기 주변회로영역(Ⅱ)의 트랜지스터 상부에 감광막패턴(도시 생략)을 형성한 다음, 상기 감광막패턴을 마스크로 하여 상기 식각정지된 셀영역의 ONO막(34)을 제거하여 플로팅게이트를 형성한다. 이와 같이 ONO막(34)을 제거하면, 플로팅게이트의 상부에 형성된 반사방지막(37a)과 제 3 전도막패턴(36a)의 어택이 없는 양호한 식각프로파일(G)을 얻을 수 있다.
상술한 바와 같이, 본 발명에서는 소자격리막 상부의 제 1 전도막패턴(33a)으로 인한 단차를 제 2 전도막(35) 에치백으로 감소시키므로써 플로팅게이트의 토폴로지를 낮추어 상대적으로 감광막 선택비를 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플래쉬 메모리 소자의 플로우팅게이트 하부의 전도막 에치백을 통한 토폴로지 개선을 이용하여 감광막 선택비 부족으로 인한 게이트 탑 노치를 개선할 수 있으며, 단차 개선을 통하여 공정 마진을 쉽게 증대시킬 수 있는 효과가 있다.
또한 게이트식각시 감광막 선택비 부족을 토폴로지 개선을 통하여 극복할 수 있으므로 공정 불안정요소를 제거하여 공정마진을 확보함에 따라 소자의 수율을 향상시킬 수 있다.
Claims (11)
- 셀영역과 주변회로영역으로 구분되는 플래쉬 메모리 소자 제조 방법에 있어서,반도체 기판에 소자격리막을 형성하는 제 1 단계;상기 결과물 상부에 제 1 전도막을 형성하고 선택적으로 식각하여 상기 소자격리막에 걸치는 제 1 전도막패턴을 형성하는 제 2 단계;상기 제 1 전도막패턴 상부에 유전막 및 제 2 전도막을 형성하는 제 3 단계;상기 소자격리막 상부의 제 1 전도막패턴의 단차를 감소시키기 위해 상기 제 2 전도막을 전면식각하는 제 4 단계;상기 셀영역 상부에 제 1 감광막패턴을 형성하고 상기 제 1 감광막패턴을 마스크로 하여 상기 주변회로영역의 제 2 전도막과 유전막을 제거하는 제 5 단계;상기 결과물 상부에 제 3 전도막과 반사방지막을 형성하고 상기 반사방지막 상부에 제 2 감광막패턴을 형성하는 제 6 단계; 및상기 제 2 감광막패턴을 마스크로 하여 상기 반사방지막, 제 3 전도막 및 유전막을 선택적으로 제거하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계에서,상기 소자격리막은 STI공정을 이용하여 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 제 1 전도막은 폴리실리콘을 이용함을 특징으로 하는 플래쉬 메모리 소자 의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 제 2 전도막은 4000∼5000Å 두께의 폴리실리콘을 이용함을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계는,아르곤 스퍼터링을 이용하여 상기 제 2 전도막을 전면식각하는 것을 특징으 로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 전면식각된 제 2 전도막은 500∼700Å두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계는,상기 셀영역의 유전막은 식각스톱층으로 이용되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도막으로 비정질실리콘을 사용함을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계는,상기 제 2 전도막 전면식각 후 플라즈마로 인한 손실을 줄이기 위해 BOE와 스크러버를 이용하여 세정하는 단계를 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 제 2 전도막은 고밀도플라즈마소오스를 이용하는 TCP 또는 MERIE 식각 장치를 이용하여 제거되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계는,상기 제 3 전도막의 어택을 방지하기 위해 Cl2 와 O2 가스를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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|---|---|---|---|---|
| KR101038127B1 (ko) * | 2007-08-29 | 2011-05-31 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| US8072021B2 (en) | 2007-08-29 | 2011-12-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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| Publication number | Publication date |
|---|---|
| KR20010059136A (ko) | 2001-07-06 |
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