JP2009278039A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2009278039A
JP2009278039A JP2008130568A JP2008130568A JP2009278039A JP 2009278039 A JP2009278039 A JP 2009278039A JP 2008130568 A JP2008130568 A JP 2008130568A JP 2008130568 A JP2008130568 A JP 2008130568A JP 2009278039 A JP2009278039 A JP 2009278039A
Authority
JP
Japan
Prior art keywords
film
core material
forming
mask
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008130568A
Other languages
English (en)
Other versions
JP5160302B2 (ja
Inventor
Daigo Ichinose
大吾 一之瀬
Sunao Iguchi
直 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008130568A priority Critical patent/JP5160302B2/ja
Priority to US12/411,788 priority patent/US8062980B2/en
Publication of JP2009278039A publication Critical patent/JP2009278039A/ja
Application granted granted Critical
Publication of JP5160302B2 publication Critical patent/JP5160302B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、前記被覆膜を前記芯材の側面に位置する部分を残して除去し、前記心材の側壁に側壁マスクを形成する工程と、前記被覆膜から前記側壁マスクを形成する前または後に、熱処理を施すことにより前記側壁マスクに加工する前または後の前記被覆膜を結晶化させる工程と、前記側壁マスクを形成し、かつ前記側壁マスクに加工する前または後の前記被覆膜を結晶化させた後、前記芯材を除去する工程と、前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含む。
【選択図】図１Ｂ

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体素子の微細化に伴い、リソグラフィーの解像限界（限界露光線幅）未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工膜のエッチングを行う方法が知られている（例えば、特許文献１参照）。
特許文献１等に記載の従来の方法によれば、側壁パターンの形成後に、ウェット処理により側壁パターン間のダミーパターンを除去し、側壁パターンにより構成される微細なマスクを形成する。最近では、このような側壁パターンを利用したパターン形成方法に対し、さらなるパターン寸法の微細化、寸法精度の向上が求められている。
しかし、特許文献１等に記載の従来の方法によれば、ダミーパターンを除去するために用いる薬液に働く表面張力や、側壁パターンやダミーパターン中に発生する応力等により、側壁パターンが傾いてマスクパターンの精度が劣化するおそれがある。
特開２００６−３０３０２２号公報
本発明の目的は、微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、前記被覆膜を前記芯材の側面に位置する部分を残して除去し、前記心材の側壁に側壁マスクを形成する工程と、前記被覆膜から前記側壁マスクを形成する前または後に、熱処理を施すことにより前記側壁マスクに加工する前または後の前記被覆膜を結晶化させる工程と、前記側壁マスクを形成し、かつ前記側壁マスクに加工する前または後の前記被覆膜を結晶化させた後、前記芯材を除去する工程と、前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
また、本発明の他の態様は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、前記被覆膜上に圧縮応力を内包する応力膜を形成し、前記応力膜を形成する際の熱により前記被覆膜を結晶化させる工程と、前記被覆膜および前記応力膜にエッチングを施して、前記被覆膜と、その側面の前記応力膜とからなる側壁マスクを前記芯材の側壁に形成する工程と、前記側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ａ）に示すように、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等により、図示しない半導体基板上に積層された被加工膜１ａ、１ｂ上に第１の膜２を形成し、所定のパターンを有するレジスト３を第１の膜２上に形成する。
ここで、被加工膜１ａ、１ｂは、例えば、ゲート材料膜や、加工対象上のハードマスクである。また、被加工膜１ａ、１ｂは、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロール電極膜、電極間絶縁膜、フローティングゲート電極膜であってもよい。さらに、半導体基板自体を加工対象（被加工材）としてもよい。
また、第１の膜２は、ＴＥＯＳ（Tetraethoxysilane）、ＳｉＯ２、ＳｉＮ、Ｃ等からなり、その膜厚は、被加工膜１と、後の工程で形成される側壁スペーサーマスク７との選択比等に基づいて決定される。なお、第１の膜２の材質により、レジスト３とのエッチング選択比を確保するための膜を第１の膜２上に形成し、その上にレジスト３をパターン形成してもよい。
また、レジスト３は、例えば、多結晶Ｓｉからなる。この場合、レジスト３は、多結晶Ｓｉ膜をＬＰＣＶＤ法により成膜した後、フォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法によりパターニングすることにより形成される。また、レジスト３の有する所定のパターンは、例えば、ラインアンドスペースである。
次に、図１Ａ（ｂ）に示すように、レジスト３をマスクとして、第１の膜２にエッチングを施し、パターンを転写する。
このとき、被加工膜１ｂにも所定の深さの溝が形成されるまでエッチングを施す。これにより、被加工膜１ｂに、表面に芯材が形成されている領域と、それ以外の領域の段差部ｓが形成される。ここで、所定の深さとは、第１の膜２へエッチングを施す際に、加工精度等の問題により意図せずに被加工膜１ｂが削れて形成される溝の深さよりも深い方が好ましいが、後の加工形状に悪影響が及ぼさない程度の深さとする。
次に、図１Ａ（ｃ）に示すように、第１の膜２にスリミング処理を施し、幅を細めて芯材４に加工する。これにより、芯材４の幅をリソグラフィーの解像限界よりも細くすることができる。なお、レジスト３はスリミング処理の前または後に、Ｏ２プラズマエッチング等により除去される。
ここで、スリミング処理はウェットエッチング、ドライエッチング、またはウェットエッチングとドライエッチングの組み合わせにより行われる。また、このスリミング処理により、被加工膜１ｂの段差部ｓが露出する。
次に、図１Ａ（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、芯材４の上面および側面をコンフォーマルに覆うように非晶質膜５を形成する。ここで、非晶質膜５は、アモルファスＳｉ、アモルファスアルミナ等の非晶質材料からなる。
次に、図１Ｂ（ｅ）に示すように、熱処理を施して非晶質膜５を結晶化させ、結晶膜６に変える。非晶質膜５が結晶化して結晶膜６に変わることにより、結晶膜６中に圧縮応力が発生する。
ここで、例えば、非晶質膜５がアモルファスＳｉであった場合は、約６００℃以上の熱処理により結晶化し、結晶膜６としての多結晶Ｓｉに変わる。さらに、アモルファスＳｉである非晶質膜５を効率よく結晶化させるためには、約６５０℃以上で熱処理を行うことが好ましい。また、熱処理温度の上限は、半導体基板上の他の部材に悪影響が及ばない程度の温度、例えば、ゲート酸化膜の膜質が劣化しない程度の温度であり、約９５０℃程度とすることができる。
また、非晶質膜５がアモルファスアルミナであった場合は、約９００℃以上の熱処理により結晶化し、結晶膜６としての多結晶アルミナに変わる。また、熱処理温度の上限は、半導体基板上の他の部材に悪影響が及ばない程度の温度、例えば、ゲート酸化膜の膜質が劣化しない程度の温度であり、約９５０℃程度とすることができる。この場合の多結晶アルミナは、スピネル型のγ−Ａl２Ｏ３となることが多い。
次に、図１Ｂ（ｆ）に示すように、ＲＩＥ法等により、結晶膜６を芯材４の側面に位置する部分を残して除去し、側壁マスク７を形成する。また、側壁マスク７は、段差部ｓ上に位置するように形成される。また、側壁マスク７は、加工前の結晶膜６と同様に、圧縮応力を内包している。
次に、図１Ｂ（ｇ）に示すように、ウェットエッチング等により芯材４を除去する。
芯材４を除去する際には、芯材４の位置していた領域にウェットエッチングに用いられる薬液が入り込み、この薬液に働く表面張力等の影響により、芯材４の位置していた領域の両側に位置する側壁マスク７に互いに引き合うような力が働く。しかし、本実施の形態においては、側壁マスク７が内包する圧縮応力が、この芯材４の位置していた領域の両側に位置する側壁マスク７に働く互いに引き合うような力を妨げるため、薬液の表面張力等に起因する側壁マスク７の傾斜変形を抑制することができる。
次に、図１Ｂ（ｈ）に示すように、側壁マスク７をマスクとして用いて被加工膜１ａ、１ｂにエッチングを施し、パターンを転写する。
図２（ａ）は、図１Ｂ（ｇ）の側壁マスク７周辺の拡大図である。図２（ａ）において、非晶質膜５が結晶化して結晶膜６に変わることにより発生する圧縮応力ｆ１を模式的に表す。側壁マスク７の高さ方向に圧縮応力ｆ１が働くことにより、対向する側壁マスク７に互いが引き合うような力が働いていた場合に、これを打ち消す方向に力ｆ２が発生する。すなわち、力ｆ２は、側壁マスク７の傾斜変形を抑制する力である。ここで、力ｆ２は、側壁マスク７の上端部に発生する力を模式的に表したものである。
図２（ｂ）は、図１Ｂ（ｇ）の段差部ｓ周辺の拡大図である。側壁マスク７の段差部ｓの下段の高さと上段の高さの間に位置する領域に発生する圧縮応力ｆ１は、段差部ｓの上段の高さよりも上の領域において、側壁マスク７の外側（図２（ｂ）中の左側）の方向の成分を有する力ｆ３を発生させる。力ｆ３が発生することにより、図２（ａ）に示した側壁マスク７の上端部に発生する力ｆ２が大きくなる。すなわち、被加工膜１ｂに段差部ｓが存在することにより、側壁マスク７の傾斜変形を抑制する力が大きくなるといえる。
図３は、側壁マスク７の結晶化の有無、段差部ｓの有無の各条件を変えた場合のそれぞれの側壁マスク７の上端部の変位のシミュレーション結果を表したグラフである。なお、このシミュレーションにおける変位とは、水平方向（半導体基板の表面に平行な方向）の変位をいう。また、このシミュレーションにおいては、段差部ｓの段差（同断と下段の高さの差）を１５ｎｍとしている。
ここで、図３中の“結晶化有り”とは、上記の本実施の形態と同様に、非晶質膜５を結晶化させて結晶膜６に変えた後に、結晶化膜６を側壁マスク７に加工した場合をいう。また、“結晶化無し”とは、非晶質膜５を結晶化させずに、そのまま側壁形状に加工した場合をいう。また、“段差部有り”とは、上記の本実施の形態と同様に、被加工膜１ｂが段差部ｓを有する場合をいう。また、“段差部無し”とは、被加工膜１ｂが段差部ｓを有さない場合をいう。
また、図３中の変位［ｎｍ］は、正の値を取る場合には側壁マスク７の内側（図２（ｂ）中の右側）の方向に変位し、負の値を取る場合には側壁マスク７の外側（図２（ｂ）中の左側）の方向に変位することを示している。なお、変位の値については、側壁マスク７の高さ等の条件により変化するため、図３に示される値は一例に過ぎない。しかし、変位の値の大小関係は、諸条件にかかわらず同じである。
図３は、本実施の形態と同様に、“結晶化有り”かつ“段差部有り”の条件下において、側壁マスク７の外側への変位が大きいこと、すなわち、対向する側壁マスク７が互いに引き合うような力が働いていた場合に、これを打ち消す方向に働く力が大きいことを示している。なお、その他の条件下において、変位が正の値を持つのは、対向する側壁マスク７が互いに引き合うような力を考慮してシミュレーションを行ったところ、その力を打ち消すことができなかったためである。
図４は、段差部ｓの段差を変化させた場合のそれぞれの側壁マスク７の上端部の変位のシミュレーション結果を表したグラフである。なお、図４のシミュレーション結果における変位は、図３のシミュレーション結果における変位と同義である。
図４は、段差部ｓの段差が大きくなるほど、側壁マスク７の外側への変位が大きくなること、すなわち、対向する側壁マスク７が互いに引き合うような力が働いていた場合に、これを打ち消す方向に働く力が大きくなることを示している。なお、変位の値については、側壁マスク７の高さ等の条件により変化するため、図４に示される値は一例に過ぎない。しかし、段差部ｓの段差が大きくなるほど側壁マスク７の上端部の変位が大きくなる傾向は、諸条件にかかわらず同じである。
図５は、芯材４が圧縮応力ｆ４を内包している場合に、側壁マスク７に及ぼされる力を模式的に示す。図１Ｂ（ｅ）に示した、熱処理を施して非晶質膜５を結晶化させ、結晶膜６に変える工程において、芯材４に圧縮応力ｆ４が発生する場合、両側面の側壁マスク７にその上部を芯材４側に引き寄せるような力ｆ５が発生する。この力ｆ５は、側壁マスク７内の圧縮応力ｆ１により発生する力ｆ２を弱めるため、芯材４の材料には、熱処理により発生する圧縮応力ｆ４ができるだけ小さい材料を用いることが好ましい。
また、熱処理温度により圧縮応力ｆ４の大きさが変化する場合、熱処理温度を圧縮応力ｆ４が小さくなるような温度にすることが好ましい。例えば、芯材４の材料としてＴＥＯＳを用いた場合、ＴＥＯＳは熱処理温度を約７００℃としたときに圧縮応力ｆ５が最大になり、熱処理温度が上がるにともなって圧縮応力ｆ５が低下する。このため、芯材４の材料としてＴＥＯＳを用いる場合は、熱処理温度をなるべく高くすることにより、圧縮応力ｆ４を小さくすることができる。
このため、熱処理温度は、側壁マスク７内の圧縮応力ｆ２の大きさ（大きい方が好ましい）と、芯材４内の圧縮応力ｆ４の大きさ（小さい方が好ましい）のバランスがよくなる温度を選ぶことが好ましい。非晶質膜５の材料としてアモルファスＳｉ（側壁マスクは多結晶Ｓｉ）、芯材４の材料としてＴＥＯＳを用いる場合、７５０℃〜８５０℃で熱処理を行うことが好ましい。
（第１の実施の形態の効果）
この第１の実施の形態によれば、圧縮応力を内包する側壁マスク７を形成することにより、側壁マスク７の傾斜変形を抑え、微細なラインアンドスペースパターンを含むパターンを精度良く被加工膜１ａ、１ｂに転写することができる。
また、被加工膜１ｂに段差部ｓを形成することにより、側壁マスク７の傾斜変形をより効果的に抑えることができる。
〔第２の実施の形態〕
本実施の形態は、非晶質膜５を結晶化させるタイミングが、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図６（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ｄ）に示した非晶質膜５を形成するまでの工程を第１の実施の形態と同様に行う。
次に、図６（ａ）に示すように、ＲＩＥ法等により、非晶質膜５を芯材４の側面に位置する部分を残して除去し、側壁マスク７を形成する。
次に、図６（ｂ）に示すように、熱処理を施して側壁マスク７を結晶化させる。側壁マスク７が結晶化することにより、側壁マスク７中に圧縮応力が発生する。
その後、図１Ｂ（ｇ）に示した芯材４を除去する工程以降の工程を第１の実施の形態と同様に行う。
（第２の実施の形態の効果）
この第２の実施の形態によれば、非晶質膜５を側壁形状に加工した後に結晶化させて側壁マスク７を形成した場合であっても、第１の実施の形態と同様の効果を得ることができる。
〔第３の実施の形態〕
本実施の形態は、側壁マスク７の側面に応力膜を形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図７（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ｄ）に示した非晶質膜５を形成するまでの工程を第１の実施の形態と同様に行う。なお、非晶質膜５の厚さと、後述する応力膜８の厚さの合計が、本実施の形態における側壁マスク７の幅とほぼ同じになるため、この点を考慮して非晶質膜５の厚さを決定することが好ましい。
次に、図７（ａ）に示すように、ＬＰＣＶＤ法等により、非晶質膜５上に応力膜８を形成する。ここで、応力膜８を６００℃以上、好ましくは６５０℃以上の温度条件下で形成することにより、非晶質膜５が結晶化して結晶膜６に変わる。ここで、応力膜８は、ＳｉＮ膜等の、圧縮応力を内包する膜である。
次に、図７（ｂ）に示すように、ＲＩＥ法等により、結晶膜６および応力膜８を芯材４の側面に位置する部分を残して除去し、側壁形状に加工する。これにより、側面に応力膜８を有する側壁マスク７を得る。
その後、図１Ｂ（ｇ）に示した芯材４を除去する工程以降の工程を第１の実施の形態と同様に行う。
図８は、本実施の形態に係る側壁マスク７周辺の拡大図である。応力膜８に圧縮応力ｆ６が働くことにより、対向する側壁マスク７の上部を外側に引っ張る力ｆ７が発生する。側壁マスク７内の圧縮応力ｆ１により発生する力ｆ２に加えて力ｆ７が働くことにより、より効果的に側壁マスク７の傾斜変形を抑制することができる。
（第３の実施の形態の効果）
この第３の実施の形態によれば、側壁マスク７の構造を側面に応力膜８を有する構造とすることにより、側壁マスク７の傾斜変形をより効果的に抑え、微細なラインアンドスペースパターンを含むパターンを精度良く被加工膜１ａ、１ｂに転写することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、非晶質膜５の代わりに、熱処理により結晶相が変化する結晶からなる膜を用いることができる。結晶相転移により、結晶内に圧縮応力が発生する場合、このような結晶を用いて圧縮応力を内包する側壁マスク７を形成することができる。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ａ）、（ｂ）は、それぞれ図１Ｂ（ｇ）の側壁マスク７周辺の拡大図、および段差部ｓ周辺の拡大図。 各条件下における側壁マスク７の上端部の変位のシミュレーション結果を表したグラフ。 段差部ｓの段差を変化させた場合のそれぞれの側壁マスク７の上端部の変位のシミュレーション結果を表したグラフ。 芯材４が圧縮応力ｆ４を内包している場合に、側壁マスク７に及ぼされる力を模式的に示す図。 （ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 （ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第３の実施の形態に係る半導体装置の側壁マスク７周辺の拡大図。
符号の説明
１ａ、１ｂ 被加工膜。 ２ 第１の膜。 ４ 芯材。 ５ 非晶質膜。 ６ 結晶膜。 ７ 側壁マスク。 ８ 応力膜。 ｓ 段差部。

Claims (5)

  1. 被加工材上に芯材を形成する工程と、
    前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、
    前記被覆膜を前記芯材の側面に位置する部分を残して除去し、前記心材の側壁に側壁マスクを形成する工程と、
    前記被覆膜から前記側壁マスクを形成する前または後に、熱処理を施すことにより前記側壁マスクに加工する前または後の前記被覆膜を結晶化させる工程と、
    前記側壁マスクを形成し、かつ前記側壁マスクに加工する前または後の前記被覆膜を結晶化させた後、前記芯材を除去する工程と、
    前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 被加工材上に芯材を形成する工程と、
    前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、
    前記被覆膜上に圧縮応力を内包する応力膜を形成し、前記応力膜を形成する際の熱により前記被覆膜を結晶化させる工程と、
    前記被覆膜および前記応力膜にエッチングを施して、前記被覆膜と、その側面の前記応力膜とからなる側壁マスクを前記芯材の側壁に形成する工程と、
    前記側壁マスクを形成した後、前記芯材を除去する工程と、
    前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記被覆膜はアモルファスＳｉからなり、約６００〜９５０℃の条件下で加熱されることにより、多結晶Ｓｉへ転移することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記被覆膜はアモルファスアルミナからなり、約９００〜９５０℃の条件下で加熱されることにより、γ−Ａｌ２Ｏ３へ転移することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  5. 前記芯材を形成する工程は、前記被加工膜上に前記芯材の材料膜を形成する工程と、前記材料膜の所定の部分および前記所定の部分の直下に位置する前記被加工膜の上面から一部をエッチング除去する工程と、前記所定の部分をエッチング除去した前記材料膜にスリミング加工を施す工程と、を含み、
    前記芯材を形成することにより、前記被加工膜の前記芯材の両側に露出した領域に段差が形成されることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
JP2008130568A 2008-05-19 2008-05-19 半導体装置の製造方法 Expired - Fee Related JP5160302B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008130568A JP5160302B2 (ja) 2008-05-19 2008-05-19 半導体装置の製造方法
US12/411,788 US8062980B2 (en) 2008-05-19 2009-03-26 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008130568A JP5160302B2 (ja) 2008-05-19 2008-05-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009278039A true JP2009278039A (ja) 2009-11-26
JP5160302B2 JP5160302B2 (ja) 2013-03-13

Family

ID=41316587

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008130568A Expired - Fee Related JP5160302B2 (ja) 2008-05-19 2008-05-19 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8062980B2 (ja)
JP (1) JP5160302B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012002830A (ja) * 2010-06-14 2012-01-05 Toshiba Corp パターン寸法算出方法およびパターン寸法算出プログラム
JP2012054343A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 微細パターンの形成方法
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
WO2013008878A1 (ja) * 2011-07-13 2013-01-17 東京エレクトロン株式会社 エッチング方法及び装置
JP2013105891A (ja) * 2011-11-14 2013-05-30 Toshiba Corp 半導体装置およびその製造方法
US8785325B2 (en) 2011-02-14 2014-07-22 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036788A1 (ja) 2009-09-28 2011-03-31 株式会社 東芝 表示装置及び表示方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129548A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置およびその製造方法
JPH08264512A (ja) * 1995-03-20 1996-10-11 Sony Corp パターン形成方法
JP2002075836A (ja) * 2000-08-30 2002-03-15 Nikon Corp 転写マスクの製造方法及びそれにより得られた転写マスク
JP2007129269A (ja) * 1999-08-13 2007-05-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007165926A (ja) * 2007-02-08 2007-06-28 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JP2007310274A (ja) * 2006-05-22 2007-11-29 Tohoku Univ マイクロミラーデバイス及びマイクロミラーデバイスを使用した装置
JP2008027978A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2009212163A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 半導体装置の製造方法
JP2010045264A (ja) * 2008-08-15 2010-02-25 Toshiba Corp 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997006012A1 (en) * 1995-08-04 1997-02-20 International Business Machines Corporation Stamp for a lithographic process
JP4921723B2 (ja) 2005-04-18 2012-04-25 株式会社東芝 半導体装置の製造方法
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
KR100772109B1 (ko) * 2006-06-30 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129548A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置およびその製造方法
JPH08264512A (ja) * 1995-03-20 1996-10-11 Sony Corp パターン形成方法
JP2007129269A (ja) * 1999-08-13 2007-05-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002075836A (ja) * 2000-08-30 2002-03-15 Nikon Corp 転写マスクの製造方法及びそれにより得られた転写マスク
JP2007310274A (ja) * 2006-05-22 2007-11-29 Tohoku Univ マイクロミラーデバイス及びマイクロミラーデバイスを使用した装置
JP2008027978A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2007165926A (ja) * 2007-02-08 2007-06-28 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JP2009212163A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 半導体装置の製造方法
JP2010045264A (ja) * 2008-08-15 2010-02-25 Toshiba Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012002830A (ja) * 2010-06-14 2012-01-05 Toshiba Corp パターン寸法算出方法およびパターン寸法算出プログラム
JP2012054343A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 微細パターンの形成方法
US8785325B2 (en) 2011-02-14 2014-07-22 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US8809207B2 (en) 2011-02-22 2014-08-19 Tokyo Electron Limited Pattern-forming method and method for manufacturing semiconductor device
WO2013008878A1 (ja) * 2011-07-13 2013-01-17 東京エレクトロン株式会社 エッチング方法及び装置
US9218983B2 (en) 2011-07-13 2015-12-22 Tokyo Electron Limited Etching method and device
JP2013105891A (ja) * 2011-11-14 2013-05-30 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5160302B2 (ja) 2013-03-13
US8062980B2 (en) 2011-11-22
US20090286401A1 (en) 2009-11-19

Similar Documents

Publication Publication Date Title
JP5160302B2 (ja) 半導体装置の製造方法
TWI356446B (en) Methods to reduce the critical dimension of semico
JP5105824B2 (ja) マスク構造物の形成方法及びこれを利用した微細パターン形成方法
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US8846490B1 (en) Method of fabricating a FinFET device
JP5052814B2 (ja) 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法
JP2009130035A (ja) 半導体装置の製造方法
JP2010003826A (ja) 半導体装置の製造方法
US20080160738A1 (en) Method for fabricating semiconductor device
TW200842941A (en) Method of forming micro pattern of semiconductor device
JP2008283164A (ja) フラッシュメモリ素子の製造方法
JP2008258565A (ja) 半導体素子の微細パターン形成方法
US20120175745A1 (en) Methods for fabricating semiconductor devices and semiconductor devices using the same
JP2011192776A (ja) 半導体装置の製造方法
JP5441371B2 (ja) 微小電気機械システムに使用するためのウェーハを製造する方法
JP4630906B2 (ja) 半導体装置の製造方法
JP3946724B2 (ja) 半導体装置の製造方法
KR100831571B1 (ko) 플래시 소자 및 이의 제조 방법
JP2010087300A (ja) 半導体装置の製造方法
JP2012019184A (ja) 半導体素子のパターン形成方法
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
JP2009239030A (ja) 半導体装置の製造方法
JP5064687B2 (ja) 半導体素子の製造方法
US8110507B2 (en) Method for patterning an active region in a semiconductor device using a space patterning process
TWI452625B (zh) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110602

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121212

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees