KR100253345B1 - 반도체 소자의 마스크 제조방법 - Google Patents

반도체 소자의 마스크 제조방법 Download PDF

Info

Publication number
KR100253345B1
KR100253345B1 KR1019970058667A KR19970058667A KR100253345B1 KR 100253345 B1 KR100253345 B1 KR 100253345B1 KR 1019970058667 A KR1019970058667 A KR 1019970058667A KR 19970058667 A KR19970058667 A KR 19970058667A KR 100253345 B1 KR100253345 B1 KR 100253345B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
photosensitive
mask
pattern
Prior art date
Application number
KR1019970058667A
Other languages
English (en)
Other versions
KR19990038804A (ko
Inventor
최용규
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970058667A priority Critical patent/KR100253345B1/ko
Priority to JP24826098A priority patent/JP4226115B2/ja
Priority to US09/166,968 priority patent/US6080514A/en
Publication of KR19990038804A publication Critical patent/KR19990038804A/ko
Application granted granted Critical
Publication of KR100253345B1 publication Critical patent/KR100253345B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electron Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자의 E-Bbeam/X선 마스크 제조방법에 관한 것으로, 실리콘 웨이퍼상에 제 1 감광막을 도포하는 공정과; 상기 제 1 감광막상에 순차적으로 제 2 절연막, 제 3 절연막 및 제 2 감광막을 형성하는 공정과; 상기 제 2 감광막을 에칭하여 패터닝하는 공정과; 상기 패턴된 제 2 감광막을 마스크로 하여 상기 제 2 절연막 및 제 3 절연막을 에칭하여 패터닝하는 공정과; 상기 패턴된 제 2 감광막, 제 2 절연막 및 제 3 절연막을 마스크로 하여 상기 제 1 감광막을 에칭하여 패터닝하는 공정과; 상기 제 2 감광막를 제거하는 공정과; 상기 제 2 절연막의 소정영역을 에칭하는 공정과; 상기 제 1 감광막, 소정영역이 에칭된 제 2 절연막, 그리고 제 3 절연막을 포함하는 상기 웨이퍼상에 메탈을 증착하는 공정과; 상기 제 1 감광막, 제 2 절연막, 그리고 제 3 절연막을 제거하는 공정을 포함하여 제조되고, 메탈형성시 감광막 측면상에 메탈이 증착되지 않는 부분으로 인해 상기 감광막의 상면에 형성된 메탈층과 웨이퍼상에 형성된 메탈을 분리시킴으로써 상기 감광막의 상면에 형성된 메탈을 제거할 수 있는 효과가 있다.

Description

반도체 소자의 마스크 제조방법
본 발명은 반도체 소자의 마스크 제조방법에 관한것으로, 특히 리프트-오프(lift-off)방식을 이용한 일렉트론-빔(Electron-Beam: 이하 E-Beam라 한다.)/X선 마스크 제조공정에 관한 것이다.
도 1a∼1e는 종래 반도체 소자의 X선 마스크 제조공정을 순차적으로 도시한 단면도로써 첨부된 도면을 참조하여 설명한다.
도 1a에 도시된 바와 같이, 실리콘 웨이퍼(1)상에 박막(미도시)을 형성하고, 상기 박막을 포함한 상기 웨이퍼(1)상에 흡광막(메탈)(2)을 증착하여 형성한다. 상기 박막으로는 Si, SiC, SiN등이 사용된다.
다음, 도 1b에 도시된 바와 같이, 상기 흡광막(2)상에 감광막(3)을 도포하여 형성한다. 상기 흡광막(2)은 텅스텐(W),금(Au), 백금(Pt)등이 사용된다.
다음, 도 1c에 도시된 바와 같이, 상기 도포된 감광막(3)이 사진식각공정에 의해 패터닝되어 감광막패턴(3a)을 형성한다.
다음, 도 1d에 도시된 바와 같이, 상기 감광막패턴(3a)을 마스크로 하여 상기 흡광막(2)을 에칭하여 상기 웨이상에 흡광막패턴(2a)을 형성한다.
도 1e는 도 1d의 공정 후, 상기 감광막패턴(3a)을 제거함으로써 종래 반도체 소자의 마스크가 완성되어진다. 이후, 백 사이드 실리콘 에치(back side Si etch)등을 통하여, 최종적인 X선 마스크가 완성된다.
도 2a∼2d는 리프트-오프방식을 이용한 종래 반도체 소자의 마스크 제조공정을 순차적으로 도시한 단면도로써 첨부된 도면을 참조하여 설명한다.
도 2a에 도시된 바와 같이, 실리콘 웨이퍼상(1)에 감광막(3)을 도포하여 형성한다.
다음, 도 2b에 도시된 바와 같이, 상기 감광막(3)을 사진식각공정으로 패터닝하여 감광막패턴(3a)을 형성한다.
다음, 도 2c에 도시된 바와 같이, 상기 감광막패턴(3a)을 포함하는 상기 웨이퍼(1)상에 메탈(2)을 형성한다. 상기 메탈(2)은 스퍼터링(sputtering), 이베포레이션(evaporation) 및 이온 클러스터링(ion clustering)중 어느 하나의 방법에 의해 물리적으로 증착된다.
다음, 도 2d에 도시된 바와 같이, 상기 감광막패턴(3a)과 그 상면에 형성된 상기 메탈(2)을 감광막 에칭용액을 사용하여 동시에 제거함으로써 메탈에칭이 필요없는 종래 반도체 소자의 마스크가 완성된다.(리프트-오프방식)
상기한 바와 같은 종래 반도체 소자의 X선 마스크 제조공정은 실리콘 웨이퍼상에 메탈패턴을 형성시 메탈에칭공정이 필요한데, 상기 메탈층이 두꺼우면 메탈층에칭이 어려운 단점이 있고, 특히 백금등과 같이 드라이에칭이 어려운 메탈패턴형성시 이방성 에칭공정이 어렵고, 또한 종래 리프트-오프방식에 의한 마스크 제조공정은 메탈층 증착시 감광막의 측면상에 메탈층이 형성될 정도로 스텝 커버리지가 양호하면, 상기 감광막의 상면에 형성된 메탈층을 제거하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 실리콘 웨이퍼상에 메탈패턴 형성시 메탈에칭이 필요없는 반도체 소자의 마스크 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 메탈증착시 감광막의 측면상에 메탈이 존재하지 않는 부분을 형성하여 상기 감광막의 상면에 형성된 메탈층과 웨이퍼상에 형성된 메탈을 분리시킴으로써 상기 감광막의 상층에 형성된 메탈층을 리프트-오프방식으로 제거할 수 있는 반도체 소자의 마스크 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 실리콘 웨이퍼상에 제 1 감광막을 도포하는 공정과; 상기 제 1 감광막상에 순차적으로 제 2 절연막, 제 3 절연막 및 제 2 감광막을 형성하는 공정과; 상기 제 2 감광막을 에칭하여 패터닝하는 공정과; 상기 패턴된 제 2 감광막을 마스크로 하여 상기 제 2 절연막 및 제 3 절연막을 에칭하여 패터닝하는 공정과; 상기 패턴된 제 2 감광막, 제 2 절연막 및 제 3 절연막을 마스크로 하여 상기 제 1 감광막을 에칭하여 패터닝하는 공정과; 상기 제 2 감광막를 제거하는 공정과; 상기 제 2 절연막의 소정영역을 에칭하는 공정과; 상기 제 1 감광막, 소정영역이 에칭된 제 2 절연막, 그리고 제 3 절연막을 포함하는 상기 웨이퍼상에 메탈을 증착하는 공정과; 상기 제 1 감광막, 제 2 절연막, 그리고 제 3 절연막을 제거하는 공정을 포함하여 이루어진 반도체 소자의 마스크 제조방법을 제공한다.
도 1a∼1e는 종래 반도체 소자의 X선 마스크 제조공정을 순차적으로 도시한 단면도.
도 2a∼2d는 리프트-오프방식을 이용한 종래 반도체 소자의 마스크 제조공정을 순차적으로 도시한 단면도.
도 3a∼3g는 리프트-오프방식을 이용한 본 발명에 의한 반도체 소자의 마스크 제조공정을 순차적으로 도시한 단면도.
이하, 본 발명에 의한 반도체 소자의 마스크 제조공정에 대하여 첨부도면을 참조하여 상세히 설명한다.
도 3a∼3g는 리프트-오프방식을 이용한 본 발명에 의한 반도체 소자의 E-Beam 및 X선 마스크 제조공정을 순차적으로 도시한 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 웨이퍼(10)상에 제 1 감광막(또는 제 1 절연막(12))(11)을 형성한다. 상기 제 1 절연막(12)은 실리콘질화막인 것을 특징으로 한다.
다음, 도 3b에 도시된 바와 같이, 상기 제 1 감광막(또는 제 1 절연막(12))(11)상에 순차적으로 제 2 절연막(13), 제 3 절연막(14) 및 제 2 감광막(15)를 형성한다. 상기 제 2 절연막(13)은 실리콘산화막(SiO2) 또는 에스오지(SOG:Spin On Glass)이고, 상기 제 3 절연막(14)은 실리콘질화막(Si3N4)인 것을 특징으로 한다.
다음, 도 3c에 도시된 바와 같이, 상기 제 2 감광막(15)을 사진식각공정으로 패터닝하여 제 2 감광막패턴(15a)을 형성한 다음, 상기 제 2 감광막패턴(15a)을 마스크로 하여 상기 제 2 절연막(13) 및 제 3 절연막(14)을 이방성 에칭하여 제 2 절연막패턴(13a)와 제 3 절연막패턴(14a)를 형성한다. 상기 제 2 절연막(13) 및 제 3 절연막(14)을 비오이(BOE:Buffer Oxide Etch)용액을 사용하여 에칭시, 상기 비오이용액에 대해 에칭율이 서로 다른 것을 특징으로 한다.
다음, 도 3d에 도시된 바와 같이, 상기 제 2 감광막패턴(15a), 제 2 절연막(13a) 및 제 3 절연막패턴(14a)을 마스크로 하여 상기 제 1 감광막(또는 제 1 절연막(12))(11)을 드라이에칭(dry-etching)하여 제 1 감광막패턴(또는 제 1 절연막패턴(12a))(11a)을 형성한다. 이 때, 상기 웨이퍼(10)상의 일부가 노출되고, 상기 제 2 감광막패턴(15a)은 제거된다.
다음, 도 3e에 도시된 바와 같이, 상기 제 2 절연막패턴(13a)의 일정영역을 등방성 웨트에칭(wet-etching)으로 상기 제 2 절연막패턴(13a)의 1/2만큼 에칭하여 상기 제 3 절연막패턴(14a)의 하면상 및 제 1 감광막패턴(또는 제 1 절연막패턴(12a))(11a)의 상면의 소정영역을 노출시키는 제 2 절연막패턴(13b)를 형성한다.
다음, 도 3f에 도시된 바와 같이, 상기 제 1 감광막패턴(또는 제 1 절연막패턴(12a))(11a), 제 2 절연막패턴(13b) 및 제 3 절연막패턴(14a)을 포함하는 상기 웨이퍼(10)상에 메탈(16)을 스퍼터링(sputtering), 이베포레이션(evaporation) 또는 이온 클러스터링(ion clustering) 중의 어느 한 방법에 의해 증착하여 형성한다. 상기 메탈(16)은 텅스텐(W),금(Au), 백금(Pt)등이 사용된다.
다음, 도 3g에 도시된 바와 같이, 상기 웨이퍼(10)상에 형성된 메탈(16)을 제외한 모든 메탈(16)을 감광막 에칭용액을 사용하여 리프트-오프(lift off)방식으로 동시에 제거함으로써 본 발명에 의한 반도체 소자의 이빔 및 엑스선 마스크(E-Beam/X-ray mask)가 완성되어진다.
상기와 같이 제조된 본 발명 반도체 소자의 이빔 및 엑스선 마스크(E-Beam/X-ray mask)는 메탈형성시 감광막 측면상에 메탈이 증착되지 않는 부분으로 인해 상기 감광막의 상면에 형성된 메탈층과 웨이퍼상에 형성된 메탈을 분리시킴으로써 상기 감광막의 상면에 형성된 메탈을 제거할 수 있고, 제 2 절연막, 메탈, 제 3 절연막 및 제 1 감광막(또는 제 1 절연막)을 화학적인 방법으로 순차적으로 제거할 수 있어 최종적인 메탈패턴의 측면이 깨끗하고, 또한 메탈증착조건시 스텝 커버리지(step coverage)를 좋게 하면 최종적인 메탈패턴의 측면을 수직하게 유지할 수 있는 효과가 있다.

Claims (5)

  1. 실리콘 웨이퍼(10)상에 제 1 감광막(11)을 도포하는 공정과;
    상기 제 1 감광막(11)상에 순차적으로 제 2 절연막(13), 제 3 절연막(14) 및 제 2 감광막(15)을 형성하는 공정과;
    상기 제 2 감광막(15)을 에칭하여 패터닝하는 공정과;
    상기 패턴된 제 2 감광막(15)을 마스크로 하여 상기 제 2 절연막(13) 및 제 3 절연막(14)을 에칭하여 패터닝하는 공정과;
    상기 패턴된 제 2 감광막(15), 제 2 절연막(13) 및 제 3 절연막(14)을 마스크로 하여 상기 제 1 감광막(11)을 에칭하여 패터닝하는 공정과;
    상기 제 2 감광막(15)를 제거하는 공정과;
    상기 제 2 절연막(13)의 소정영역을 에칭하는 공정과;
    상기 제 1 감광막(11), 소정영역이 에칭된 제 2 절연막(13), 그리고 제 3 절연막(14)을 포함하는 상기 웨이퍼(10)상에 메탈(16)을 증착하는 공정과;
    상기 제 1 감광막(11), 제 2 절연막(13), 그리고 제 3 절연막(14)을 제거하는 공정을 포함하여 이루어진 반도체 소자의 마스크 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 절연막(13)은 실리콘산화막이고, 제 3 절연막(14)는 실리콘질화막인 것을 특징으로 하는 반도체 소자의 마스크 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막(13)과 제 3 절연막(14)은 비오이(BOE)용액을 사용하여 에칭시 에칭율이 서로 다른 것을 특징으로 하는 반도체 소자의 마스크 제조방법.
  4. 제 1 항에 있어서, 상기 패턴된 제 2 절연막(13)은 등방성 웨트에칭에 의해 1/2만큼 에칭되어 형성된 것을 특징으로 하는 반도체 소자의 마스크 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 감광막(11) 대신 실리콘질화막인 제 1 절연막(12)으로 형성된 것을 특징으로 하는 반도체 소자의 마스크 제조방법.
KR1019970058667A 1997-11-07 1997-11-07 반도체 소자의 마스크 제조방법 KR100253345B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970058667A KR100253345B1 (ko) 1997-11-07 1997-11-07 반도체 소자의 마스크 제조방법
JP24826098A JP4226115B2 (ja) 1997-11-07 1998-09-02 半導体素子のマスク製造方法
US09/166,968 US6080514A (en) 1997-11-07 1998-10-06 Fabrication method of mask for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970058667A KR100253345B1 (ko) 1997-11-07 1997-11-07 반도체 소자의 마스크 제조방법

Publications (2)

Publication Number Publication Date
KR19990038804A KR19990038804A (ko) 1999-06-05
KR100253345B1 true KR100253345B1 (ko) 2000-06-01

Family

ID=19524335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970058667A KR100253345B1 (ko) 1997-11-07 1997-11-07 반도체 소자의 마스크 제조방법

Country Status (3)

Country Link
US (1) US6080514A (ko)
JP (1) JP4226115B2 (ko)
KR (1) KR100253345B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875544B1 (en) * 2002-10-03 2005-04-05 Sandia Corporation Method for the fabrication of three-dimensional microstructures by deep X-ray lithography
US7378225B2 (en) * 2004-04-06 2008-05-27 Kyle Baldwin Method of forming a metal pattern on a substrate
US11086215B2 (en) * 2017-11-15 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet mask with reduced mask shadowing effect and method of manufacturing the same
CN110739212A (zh) * 2019-10-30 2020-01-31 上海华力微电子有限公司 硬掩膜的制备方法及半导体器件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3036085B2 (ja) * 1990-12-28 2000-04-24 富士通株式会社 光学マスクとその欠陥修正方法
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits

Also Published As

Publication number Publication date
JP4226115B2 (ja) 2009-02-18
KR19990038804A (ko) 1999-06-05
JPH11162845A (ja) 1999-06-18
US6080514A (en) 2000-06-27

Similar Documents

Publication Publication Date Title
JP2604631B2 (ja) 半導体装置の製造方法
JP4260396B2 (ja) 半導体装置およびその製造方法
US20040192034A1 (en) Method of manufacturing semiconductor device
WO2008045544A2 (en) Patterning methods
US6495452B1 (en) Method to reduce capacitance for copper interconnect structures
US20050118755A1 (en) Phosphoric acid free process for polysilicon gate definition
JPH0543287B2 (ko)
KR100253345B1 (ko) 반도체 소자의 마스크 제조방법
US20080108224A1 (en) Patterning methods
US20020028394A1 (en) Method for manufacturing a membrane mask
US20020009881A1 (en) Conductor member formation and pattern formation methods
JPH0621432A (ja) 半導体装置の製造方法
JP2705187B2 (ja) 半導体素子製造方法
US5407859A (en) Field effect transistor with landing pad
JP2597424B2 (ja) 半導体装置の製造方法
KR100499622B1 (ko) 반도체소자의셀투사형마스크제조방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100328824B1 (ko) 커패시터 제조방법
JPS6312381B2 (ko)
JPH1187322A (ja) 半導体装置の製造方法
KR0166503B1 (ko) 반도체 소자의 비아콘택홀 제조방법
KR0172249B1 (ko) 반도체소자의 콘택홀 형성방법
KR100382548B1 (ko) 반도체 소자의 제조방법
JPH1197440A (ja) 半導体装置の製造方法
JPH0478168A (ja) Ｍｏｓ型半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee