JP3020890B2 - 二重ホトレジスト層自己整列型ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
二重ホトレジスト層自己整列型ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JP3020890B2 JP3020890B2 JP9121983A JP12198397A JP3020890B2 JP 3020890 B2 JP3020890 B2 JP 3020890B2 JP 9121983 A JP9121983 A JP 9121983A JP 12198397 A JP12198397 A JP 12198397A JP 3020890 B2 JP3020890 B2 JP 3020890B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- layer
- emitter
- emitter mesa
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229920002120 photoresistant polymer Polymers 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000010953 base metal Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims description 17
- 239000004926 polymethyl methacrylate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 12
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/10—Lift-off masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/143—Shadow masking
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）及びその製造方法に係り、
より詳細には、二重ホトレジストを用いた自己整列型ベ
ース金属接点をもつＨＢＴであって、公知の方法よりも
少数のプロセス段階しか必要とせず、しかも能動的なエ
ミッタ接点領域へのダメージを最小とするようなＨＢＴ
に係る。
ーラトランジスタ（ＨＢＴ）及びその製造方法に係り、
より詳細には、二重ホトレジストを用いた自己整列型ベ
ース金属接点をもつＨＢＴであって、公知の方法よりも
少数のプロセス段階しか必要とせず、しかも能動的なエ
ミッタ接点領域へのダメージを最小とするようなＨＢＴ
に係る。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）の製造方法は公知である。このような方法は、例
えば、参考としてここに取り上げる米国特許第５，２９
８，４３９号及び第５，３４４，７８６号に開示されて
いる。ＨＢＴを製造する際の重要な事項は、最小の再現
可能な方法でベース金属接点とエミッタメサとの間隔を
形成する方法である。
ＢＴ）の製造方法は公知である。このような方法は、例
えば、参考としてここに取り上げる米国特許第５，２９
８，４３９号及び第５，３４４，７８６号に開示されて
いる。ＨＢＴを製造する際の重要な事項は、最小の再現
可能な方法でベース金属接点とエミッタメサとの間隔を
形成する方法である。
【０００３】上記 '７８６特許は、エミッタ層の上面に
化学蒸着によって形成された誘電体物質の使用を開示し
ている。この誘電体層の上面にはホトレジストがスピン
される。反応性イオンエッチングによりエミッタ誘電体
島部が形成される。このエミッタ誘電体島部の上には別
の誘電体が付着され、保護側壁が形成されると共に、半
導体のフラットな面の上に誘電体層が形成される。エミ
ッタ誘電体島部に形成された側壁は、エミッタメサのオ
ーバーハングを形成し、従って、エミッタメサから離れ
てベース層に最良のベース金属接点を配置するように働
く。半導体の平らな面上の誘電体層は、非等方性エッチ
ングにより除去される。ベース金属接点を配置するため
に、ホトレジストが使用される。その上部にベース金属
が蒸着される。誘電体はベース金属接点のマスクとして
も働く。ホトレジストの除去は、マスクされた部分以外
のベース金属をリフトオフし、ベース金属接点が形成さ
れる。
化学蒸着によって形成された誘電体物質の使用を開示し
ている。この誘電体層の上面にはホトレジストがスピン
される。反応性イオンエッチングによりエミッタ誘電体
島部が形成される。このエミッタ誘電体島部の上には別
の誘電体が付着され、保護側壁が形成されると共に、半
導体のフラットな面の上に誘電体層が形成される。エミ
ッタ誘電体島部に形成された側壁は、エミッタメサのオ
ーバーハングを形成し、従って、エミッタメサから離れ
てベース層に最良のベース金属接点を配置するように働
く。半導体の平らな面上の誘電体層は、非等方性エッチ
ングにより除去される。ベース金属接点を配置するため
に、ホトレジストが使用される。その上部にベース金属
が蒸着される。誘電体はベース金属接点のマスクとして
も働く。ホトレジストの除去は、マスクされた部分以外
のベース金属をリフトオフし、ベース金属接点が形成さ
れる。
【０００４】上記 '４３９特許は、ホトリソグラフィー
によってエミッタ接点層の一部分にパターン化されたエ
ミッタ金属の使用を開示している。エミッタ金属は、エ
ミッタ層の一部分においてエミッタ接点層をエッチング
するためのマスクとして使用され、エミッタメサが形成
される。エミッタメサの上でホトレジストがスピンさ
れ、エミッタの残りの部分を露出できるようにされる。
エッチングを用いてベース層が露出され、ベース金属接
点を形成することができる。
によってエミッタ接点層の一部分にパターン化されたエ
ミッタ金属の使用を開示している。エミッタ金属は、エ
ミッタ層の一部分においてエミッタ接点層をエッチング
するためのマスクとして使用され、エミッタメサが形成
される。エミッタメサの上でホトレジストがスピンさ
れ、エミッタの残りの部分を露出できるようにされる。
エッチングを用いてベース層が露出され、ベース金属接
点を形成することができる。
【０００５】
【発明が解決しようとする課題】上記 '４３９及び '７
８６特許の両方においては、誘電体又はオーミック金属
がエミッタメサのマスクとして使用される。不都合なこ
とに、これら両方の技術は、メサが形成された後に誘電
体又は金属マスクをエッチングするための個別の処理段
階を必要とする。更に、絶縁体又はベース金属のエッチ
ングは、能動的なエミッタ接点領域をエッチングプロセ
スに露出し、ダメージを生じさせる。
８６特許の両方においては、誘電体又はオーミック金属
がエミッタメサのマスクとして使用される。不都合なこ
とに、これら両方の技術は、メサが形成された後に誘電
体又は金属マスクをエッチングするための個別の処理段
階を必要とする。更に、絶縁体又はベース金属のエッチ
ングは、能動的なエミッタ接点領域をエッチングプロセ
スに露出し、ダメージを生じさせる。
【０００６】
【課題を解決するための手段】本発明の目的は、公知技
術の種々の問題を解決することである。
術の種々の問題を解決することである。
【０００７】本発明の別の目的は、少数の処理段階で半
導体を製造する方法を提供することである。
導体を製造する方法を提供することである。
【０００８】本発明の更に別の目的は、半導体の能動的
なエミッタ領域をエッチングプロセスに不必要に露出す
ることなく半導体を製造することである。
なエミッタ領域をエッチングプロセスに不必要に露出す
ることなく半導体を製造することである。
【０００９】本発明の更に別の目的は、自己整列式のベ
ース金属接点をもつヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を製造する方法を提供することである。
ース金属接点をもつヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を製造する方法を提供することである。
【００１０】要約すれば、本発明は、公知方法よりも少
数の処理段階しか必要とせず、しかも能動的なエミッタ
接点領域へのダメージを最小にするようなヘテロ接合バ
イポーラトランジスタ（ＨＢＴ）、及び二重ホトレジス
トを用いた自己整列式ベース金属接点を持つＨＢＴの製
造方法に係る。ホトレジストを用いてエミッタメサが形
成される。エミッタメサのホトレジストはウェハ上に残
され、ポリメチルメタクリレート（ＰＭＭＡ）及びホト
レジストの二重層ホトレジスト組合体が半導体上でスピ
ンされる。この二重ホトレジスト組合体は、非臨界横方
向整列でパターン化され、選択的なベースオーミック金
属付着及びリフトオフを行えるようにする。金属−メサ
の間隔は、ウェハに残された手前のホトレジストレベル
から形成され（自己整列され）、これにより、オーミッ
ク金属ホトレジストレベルが非臨界整列にされる。オー
ミック金属を自己整列することにより、ベースオーミッ
ク金属とエミッタメサの間隔が非常に繰り返し性及び再
現性の良いものとなる。金属又は誘電体ではなくて二重
ホトレジストをマスクとして使用することにより、付加
的なホトリソグラフィー段階及びエッチング段階が排除
される。付加的なエッチング段階の必要性を排除するこ
とにより、半導体の能動的な領域は、エッチング段階に
曝されてダメージを受けることが防止される。
数の処理段階しか必要とせず、しかも能動的なエミッタ
接点領域へのダメージを最小にするようなヘテロ接合バ
イポーラトランジスタ（ＨＢＴ）、及び二重ホトレジス
トを用いた自己整列式ベース金属接点を持つＨＢＴの製
造方法に係る。ホトレジストを用いてエミッタメサが形
成される。エミッタメサのホトレジストはウェハ上に残
され、ポリメチルメタクリレート（ＰＭＭＡ）及びホト
レジストの二重層ホトレジスト組合体が半導体上でスピ
ンされる。この二重ホトレジスト組合体は、非臨界横方
向整列でパターン化され、選択的なベースオーミック金
属付着及びリフトオフを行えるようにする。金属−メサ
の間隔は、ウェハに残された手前のホトレジストレベル
から形成され（自己整列され）、これにより、オーミッ
ク金属ホトレジストレベルが非臨界整列にされる。オー
ミック金属を自己整列することにより、ベースオーミッ
ク金属とエミッタメサの間隔が非常に繰り返し性及び再
現性の良いものとなる。金属又は誘電体ではなくて二重
ホトレジストをマスクとして使用することにより、付加
的なホトリソグラフィー段階及びエッチング段階が排除
される。付加的なエッチング段階の必要性を排除するこ
とにより、半導体の能動的な領域は、エッチング段階に
曝されてダメージを受けることが防止される。
【００１１】
【発明の実施の形態】本発明のこれら及び他の目的は、
添付図面を参照した以下の詳細な説明から容易に明らか
となろう。
添付図面を参照した以下の詳細な説明から容易に明らか
となろう。
【００１２】本発明は、ヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）と、付加的なホトリソグラフィー段階及
び付加的なエッチング段階を必要とする誘電体又は金属
マスクを使用する必要なくエミッタメサに対するベース
金属接点の自己整列を用いてＨＢＴを製造する方法とに
係る。付加的なホトリソグラフィー段階を排除すること
により、ＨＢＴを製造するサイクル時間が相当に減少さ
れ、従って、ウェハの取り扱い及びウェハを破壊するお
それが少なくなるために、デバイスの価格及びコストが
低減されると共に、収率が増大する。加えて、エッチン
グ段階が排除されることにより、半導体の能動的な領域
が、潜在的にダメージを生じるエッチング段階に曝され
ることが防止される。
スタ（ＨＢＴ）と、付加的なホトリソグラフィー段階及
び付加的なエッチング段階を必要とする誘電体又は金属
マスクを使用する必要なくエミッタメサに対するベース
金属接点の自己整列を用いてＨＢＴを製造する方法とに
係る。付加的なホトリソグラフィー段階を排除すること
により、ＨＢＴを製造するサイクル時間が相当に減少さ
れ、従って、ウェハの取り扱い及びウェハを破壊するお
それが少なくなるために、デバイスの価格及びコストが
低減されると共に、収率が増大する。加えて、エッチン
グ段階が排除されることにより、半導体の能動的な領域
が、潜在的にダメージを生じるエッチング段階に曝され
ることが防止される。
【００１３】図１ないし９は、ベース金属接点の自己整
列を使用する方法を示す。図１を参照すれば、半導体
は、ＧａＡｓ基体２０と、ｎ＋コレクタ接点層２２と、
ｎ−コレクタ２４と、ｐ＋ベース２６と、エミッタ層２
８とを含む垂直方向に一体化されたプロファイルで形成
される。これらエピタキシャル層の各々は、分子ビーム
エピタキシー（ＭＢＥ）又は金属有機物化学蒸着（ＭＯ
ＣＶＤ）のような従来の方法により形成することがで
き、これらは、全て、公知であると共に、参考として取
り上げる米国特許第５，２９８，４３９号及び第５，３
４４，７８６号にも開示されている。各エピタキシャル
層（２０、２２、２４、２６及び２８）の代表的な厚み
を、次のテーブル１に示す。
列を使用する方法を示す。図１を参照すれば、半導体
は、ＧａＡｓ基体２０と、ｎ＋コレクタ接点層２２と、
ｎ−コレクタ２４と、ｐ＋ベース２６と、エミッタ層２
８とを含む垂直方向に一体化されたプロファイルで形成
される。これらエピタキシャル層の各々は、分子ビーム
エピタキシー（ＭＢＥ）又は金属有機物化学蒸着（ＭＯ
ＣＶＤ）のような従来の方法により形成することがで
き、これらは、全て、公知であると共に、参考として取
り上げる米国特許第５，２９８，４３９号及び第５，３
４４，７８６号にも開示されている。各エピタキシャル
層（２０、２２、２４、２６及び２８）の代表的な厚み
を、次のテーブル１に示す。
【００１４】図１を参照すれば、全ウェハの上即ちエミ
ッタ層２８の上にホトレジスト３０がスピンされる。ホ
トマスク３２が設けられ、ホトレジストは、現像後にエ
ミッタ層２８の上に残され、エミッタメサを形成すると
共に、ｐ＋ベース領域２６へのアクセス部を形成する。
ホトレジスト層は、エミッタメサに対して所定量のオー
バーハングを与える大きさとされ、ひいては、エミッタ
メサに対してベースオーミック金属距離を決定する。ホ
トレジスト３０の露光及び現像の後に、エミッタメサ３
４（図２）は、例えば、等方性湿式化学エッチング又は
乾式非等方性エッチングのような種々のエッチング方法
により図２に一般的に示すように形成される。エミッタ
メサ３４及びベース接点アクセス部を形成するのに使用
されたホトレジスト３０は、その位置に残される。
ッタ層２８の上にホトレジスト３０がスピンされる。ホ
トマスク３２が設けられ、ホトレジストは、現像後にエ
ミッタ層２８の上に残され、エミッタメサを形成すると
共に、ｐ＋ベース領域２６へのアクセス部を形成する。
ホトレジスト層は、エミッタメサに対して所定量のオー
バーハングを与える大きさとされ、ひいては、エミッタ
メサに対してベースオーミック金属距離を決定する。ホ
トレジスト３０の露光及び現像の後に、エミッタメサ３
４（図２）は、例えば、等方性湿式化学エッチング又は
乾式非等方性エッチングのような種々のエッチング方法
により図２に一般的に示すように形成される。エミッタ
メサ３４及びベース接点アクセス部を形成するのに使用
されたホトレジスト３０は、その位置に残される。
【００１５】図３に示すように、約１７０００Åのポリ
メチルメタクリレート（ＰＭＭＡ）ホトレジスト３６が
半導体の最上層に付着される。図４に一般的に示すよう
に、ＰＭＭＡホトレジスト３６の上には付加的なホトレ
ジスト層３８が付着される。図３及び４に示すように、
ホトレジスト層３０は、その位置に残される。図５に示
すように、ホトマスク４０は、非臨界横方向整列のため
のベース金属接点を定めるようにホトレジスト（ＰＭＭ
Ａではない）をパターン化する。ホトマスク４０により
ホトレジスト層３８を露出及び現像すると、図６に一般
的に示すようにホトレジスト３８の上層の一部分が除去
されて、ＰＭＭＡホトレジスト３６の露出部分が残され
る。次いで、ＰＭＭＡホトレジスト３６は、図７に一般
的に示すように、現像され、そしてスカム除去(descum)
される。このスカム除去プロセスは、ウェハを酸素プラ
ズマ中に配置し、ホトレジスト及びＰＭＭＡを酸化させ
ることより成る。時間は、０．２μｍ±０．０５μｍの
ｐ−オーミック金属−エミッタメサ間隔を生じるエッチ
ング速度により決定される。ＰＭＭＡホトレジスト３６
の現像後に、ホトレジスト３０及びエミッタメサ３４が
露出される。更に、図７に一般的に示すように、ｐ＋ベ
ースエピタキシャル層２６の一部分も露出される。
メチルメタクリレート（ＰＭＭＡ）ホトレジスト３６が
半導体の最上層に付着される。図４に一般的に示すよう
に、ＰＭＭＡホトレジスト３６の上には付加的なホトレ
ジスト層３８が付着される。図３及び４に示すように、
ホトレジスト層３０は、その位置に残される。図５に示
すように、ホトマスク４０は、非臨界横方向整列のため
のベース金属接点を定めるようにホトレジスト（ＰＭＭ
Ａではない）をパターン化する。ホトマスク４０により
ホトレジスト層３８を露出及び現像すると、図６に一般
的に示すようにホトレジスト３８の上層の一部分が除去
されて、ＰＭＭＡホトレジスト３６の露出部分が残され
る。次いで、ＰＭＭＡホトレジスト３６は、図７に一般
的に示すように、現像され、そしてスカム除去(descum)
される。このスカム除去プロセスは、ウェハを酸素プラ
ズマ中に配置し、ホトレジスト及びＰＭＭＡを酸化させ
ることより成る。時間は、０．２μｍ±０．０５μｍの
ｐ−オーミック金属−エミッタメサ間隔を生じるエッチ
ング速度により決定される。ＰＭＭＡホトレジスト３６
の現像後に、ホトレジスト３０及びエミッタメサ３４が
露出される。更に、図７に一般的に示すように、ｐ＋ベ
ースエピタキシャル層２６の一部分も露出される。
【００１６】ホトレジスト層３０は、エミッタメサ３４
にオーバーハングし、ｐ−オーミック金属４２及び４４
に対しエミッタメサ３４の縁から例えば０．２μｍ±
０．０５μｍの間隔を与える。ホトレジスト３０及びＰ
ＭＭＡホトレジスト３６の構成は、現像後に、例えば
０．２μｍ±０．０５μｍだけエミッタメサ３４から離
間されたベース金属接点の自己整列を与えるものであ
る。このように、ｐ−オーミック金属４０は、例えば、
ｅ−ビーム蒸着により構造体の頂部に付着される。図９
に示すように、ホトレジスト３０が除去され、これは、
ホトレジスト３０のオーミック金属部、並びにホトレジ
スト及びＰＭＭＡ３６及び３８の二重層をリフトオフ
し、図９に一般的に示すように、ベースオーミック接点
４２及び４４を残す。
にオーバーハングし、ｐ−オーミック金属４２及び４４
に対しエミッタメサ３４の縁から例えば０．２μｍ±
０．０５μｍの間隔を与える。ホトレジスト３０及びＰ
ＭＭＡホトレジスト３６の構成は、現像後に、例えば
０．２μｍ±０．０５μｍだけエミッタメサ３４から離
間されたベース金属接点の自己整列を与えるものであ
る。このように、ｐ−オーミック金属４０は、例えば、
ｅ−ビーム蒸着により構造体の頂部に付着される。図９
に示すように、ホトレジスト３０が除去され、これは、
ホトレジスト３０のオーミック金属部、並びにホトレジ
スト及びＰＭＭＡ３６及び３８の二重層をリフトオフ
し、図９に一般的に示すように、ベースオーミック接点
４２及び４４を残す。
【００１７】図１０−１２に一般的に示すように、ベー
ス金属接点４２及び４４と、エミッタメサとの間隔は、
ホトレジスト層３０がスカム除去される時間により制御
することができる。図１０に一般的に示すように、ＰＭ
ＭＡホトレジスト層３６は、エミッタメサの領域におい
て除去される。図１１及び１２に示すように、スカム除
去の長さは、エミッタメサ３４に対するホトレジスト３
０のオーバーハングの量を制御する。図１１に示すよう
に、スカム除去時間が長いと、エミッタメサ３４に対す
るホトレジスト３０のオーバーハングの量が減少して、
ベース金属接点４２及び４４をエミッタメサ３４に対し
て比較的至近離間させることになる。スカム除去時間を
減少することにより、エッチング除去されるホトレジス
ト３０が少なくなり、エミッタメサ３４に対するホトレ
ジスト３０のオーバーハングが比較的長いものになる。
ホトレジスト３０のオーバーハングが増大すると、ベー
ス金属接点４２及び４４とエミッタメサとの間隔が増加
される。スカム除去時間はエッチング率により決定され
る。ｐ−オーミック金属４２及び４４とエミッタメサ３
４との間隔が０．２μｍ±０．０５μｍとなるようなス
カム除去時間が選択される。
ス金属接点４２及び４４と、エミッタメサとの間隔は、
ホトレジスト層３０がスカム除去される時間により制御
することができる。図１０に一般的に示すように、ＰＭ
ＭＡホトレジスト層３６は、エミッタメサの領域におい
て除去される。図１１及び１２に示すように、スカム除
去の長さは、エミッタメサ３４に対するホトレジスト３
０のオーバーハングの量を制御する。図１１に示すよう
に、スカム除去時間が長いと、エミッタメサ３４に対す
るホトレジスト３０のオーバーハングの量が減少して、
ベース金属接点４２及び４４をエミッタメサ３４に対し
て比較的至近離間させることになる。スカム除去時間を
減少することにより、エッチング除去されるホトレジス
ト３０が少なくなり、エミッタメサ３４に対するホトレ
ジスト３０のオーバーハングが比較的長いものになる。
ホトレジスト３０のオーバーハングが増大すると、ベー
ス金属接点４２及び４４とエミッタメサとの間隔が増加
される。スカム除去時間はエッチング率により決定され
る。ｐ−オーミック金属４２及び４４とエミッタメサ３
４との間隔が０．２μｍ±０．０５μｍとなるようなス
カム除去時間が選択される。
【００１８】上記の技術に鑑み、本発明の多数の変更及
び修正が明らかとなろう。従って、本発明は、請求の範
囲内で、上記とは異なる仕方で実施できることを理解さ
れたい。
び修正が明らかとなろう。従って、本発明は、請求の範
囲内で、上記とは異なる仕方で実施できることを理解さ
れたい。
【図１】基体、コレクタ、コレクタ接点、ベース及びエ
ミッタ層が形成された後にヘテロ接合バイポーラトラン
ジスタ（ＨＢＴ）を製造する方法を説明する図で、エミ
ッタメサを画成するためにエミッタ層の頂部に形成され
たホトレジスト及びホトマスクを示す図である。
ミッタ層が形成された後にヘテロ接合バイポーラトラン
ジスタ（ＨＢＴ）を製造する方法を説明する図で、エミ
ッタメサを画成するためにエミッタ層の頂部に形成され
たホトレジスト及びホトマスクを示す図である。
【図２】図１と同様であるが、エミッタメサのエッチン
グ後の半導体を示す図である。
グ後の半導体を示す図である。
【図３】図２で形成された半導体にＰＭＭＡホトレジス
トを適用する段階を示す図である。
トを適用する段階を示す図である。
【図４】図３と同様であるが、現像の前にＰＭＭＡホト
レジストの頂部にホトレジスト被膜を追加する段階を示
す図である。
レジストの頂部にホトレジスト被膜を追加する段階を示
す図である。
【図５】図４と同様であるが、ホトマスクを用いてベー
ス金属接点を画成する段階を示す図である。
ス金属接点を画成する段階を示す図である。
【図６】図５と同様であるが、ホトレジストの上層の現
像を示す図である。
像を示す図である。
【図７】図６と同様であるが、ホトレジストの二重層の
ＰＭＭＡと、手前のホトレジストレベルからのエミッタ
メサのＰＭＭＡ及びホトレジストとを現像し、エミッタ
メサを画成すると共に、ベースオーミック金属−エミッ
タメサ間隔即ち自己整列を与えるところを示す図であ
る。
ＰＭＭＡと、手前のホトレジストレベルからのエミッタ
メサのＰＭＭＡ及びホトレジストとを現像し、エミッタ
メサを画成すると共に、ベースオーミック金属−エミッ
タメサ間隔即ち自己整列を与えるところを示す図であ
る。
【図８】図７と同様であるが、オーミック接点の金属化
を示す図である。
を示す図である。
【図９】図８と同様であるが、オーミック金属化のリフ
トオフを示す図である。
トオフを示す図である。
【図１０】図７と同様であるが、ホトレジストのスカム
除去時間を低下する作用を誇張して示す図である。
除去時間を低下する作用を誇張して示す図である。
【図１１】ホトレジストに長いスカム除去時間を使用し
た場合にベース金属接点とエミッタメサとの間の間隔に
及ぼす作用を示す図である。
た場合にベース金属接点とエミッタメサとの間の間隔に
及ぼす作用を示す図である。
【図１２】図１１と同様であるが、スカム除去時間を低
下した場合にベース金属接点とエミッタメサとの間の間
隔に及ぼす作用を示す図である。
下した場合にベース金属接点とエミッタメサとの間の間
隔に及ぼす作用を示す図である。
２０ 基体 ２２ コレクタ接点層 ２４ コレクタ ２６ ベース ２８ エミッタ ３０ ホトレジスト ３２ ホトマスク ３４ エミッタメサ ３６ ＰＭＭＡホトレジスト ３８ 付加的なホトレジスト層 ４０ ホトマスク ４０、４２、４４ ｐ−オーミック金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド ケイ ウメモト アメリカ合衆国 カリフォルニア州 90266 マンハッタン ビーチ ノース ペック アベニュー 612 (72)発明者 リーム ティー トラン アメリカ合衆国 カリフォルニア州 90504 トーランス フォントヒル 18826 (72)発明者 ドワイト シー ストライト アメリカ合衆国 カリフォルニア州 90740 シール ビーチ カレッジ パ ーク ドライヴ 312 (56)参考文献 特開 平１−107571（ＪＰ，Ａ) 特開 平６−267810（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (10)
- 【請求項１】 ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）の製造方法において、 ａ）基体層と、コレクタ接点層と、コレクタ層と、ベー
ス層と、エミッタ層とを有する垂直方向に一体化された
プロファイルをもつ構造体を用意し、 ｂ）第１のホトレジストで上記エミッタ層の一部分をカ
バーし、 ｃ）エミッタメサ及び上記ベース層へのアクセス部を画
成するように第１のホトマスクを形成し、 ｄ）上記第１のホトマスクを通して上記第１ホトレジス
トを露出及び現像し、 ｅ）上記第１ホトレジストの真下の上記エミッタ層をエ
ッチングしてエミッタメサを形成すると共に上記ベース
層の一部分を露出させ、上記第１ホトレジストの残りの
部分が上記エミッタメサに張り出してオーバーハングを
形成するようにし、 ｆ）上記ベース層の上記露出された領域及び上記第１ホ
トレジストの上に第２ホトレジストを付着し、 ｇ）上記第２ホトレジストの上に第３ホトレジストを付
着し、 ｈ）上記第３ホトレジストの一部分を除去できるように
第２のホトマスクを設け、この第２のホトマスクは、上
記第２ホトレジスト層をパターン化すると共に上記オー
バーハングを超えて延びて、エミッタメサとベース金属
との間隔及び横方向整列を定めており、 ｉ）上記第２ホトマスクを通して上記第３ホトレジスト
を露出し、 ｊ）エミッタメサと上記ベース層の一部分を露出させる
ために３つの全てのホトレジストをスカム除去し、上記
ベース層と上記オーバーハングとがベース金属とエミッ
タメサとの間隔を定めており、 ｋ）上記構造体に所定の金属を付着してベース金属接点
を形成し、このベース金属接点は、自己整列されると共
に上記エミッタメサから離間され、そして上記第１ホト
レジストの上記残りの部分と上記第３ホトレジストの残
りの部分を被覆し、そして ｉ）上記第１及び第３ホトレジストと、その上の上記金
属被覆を除去する、という段階を備えたことを特徴とす
る方法。 - 【請求項２】 上記基体層は、ＧａＡｓから形成される
請求項１に記載の方法。 - 【請求項３】 上記コレクタ接点層は、ｎ＋材料から形
成される請求項１に記載の方法。 - 【請求項４】 上記コネクタ層は、ｎ＋材料から形成さ
れる請求項１に記載の方法。 - 【請求項５】 上記ベース層は、ｐ＋材料から形成され
る請求項１に記載の方法。 - 【請求項６】 上記第２ホトレジストは、ポリメチルメ
タクリレート（ＰＭＭＡ）である請求項１に記載の方
法。 - 【請求項７】 上記所定の金属は、ｐ−オーミック金属
である請求項１に記載の方法。 - 【請求項８】 エミッタメサに対する第１ホトレジスト
のオーバーハングのエッチングを制御するために上記第
２ホトレジストのスカム除去時間を制御する段階を更に
備えた請求項１に記載の方法。 - 【請求項９】 上記第２ホトレジストのスカム除去時間
は、上記第１ホトレジストのオーバーハングが上記エミ
ッタメサに対して所定の距離でベース金属接点の自己整
列を与えるように制御される請求項８に記載の方法。 - 【請求項１０】 上記所定の間隔は、約０．２μｍであ
る請求項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/647609 | 1996-05-13 | ||
| US08/647,609 US5736417A (en) | 1996-05-13 | 1996-05-13 | Method of fabricating double photoresist layer self-aligned heterojunction bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050722A JPH1050722A (ja) | 1998-02-20 |
| JP3020890B2 true JP3020890B2 (ja) | 2000-03-15 |
Family
ID=24597641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121983A Expired - Fee Related JP3020890B2 (ja) | 1996-05-13 | 1997-05-13 | 二重ホトレジスト層自己整列型ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5736417A (ja) |
| EP (1) | EP0810645B1 (ja) |
| JP (1) | JP3020890B2 (ja) |
| KR (1) | KR100264502B1 (ja) |
| DE (1) | DE69729346T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
| US5946582A (en) * | 1997-01-07 | 1999-08-31 | Telcordia Technologies, Inc. | Method of making an InP-based heterojunction bipolar transistor with reduced base-collector capacitance |
| US6285044B1 (en) | 1997-01-08 | 2001-09-04 | Telcordia Technologies, Inc. | InP-based heterojunction bipolar transistor with reduced base-collector capacitance |
| DE19834491A1 (de) * | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
| DE19852852A1 (de) * | 1998-11-11 | 2000-05-18 | Inst Halbleiterphysik Gmbh | Lithographieverfahren zur Emitterstrukturierung von Bipolartransistoren |
| US6255035B1 (en) | 1999-03-17 | 2001-07-03 | Electron Vision Corporation | Method of creating optimal photoresist structures used in the manufacture of metal T-gates for high-speed semiconductor devices |
| US6541346B2 (en) | 2001-03-20 | 2003-04-01 | Roger J. Malik | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process |
| US6303477B1 (en) | 2001-04-04 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd | Removal of organic anti-reflection coatings in integrated circuits |
| US6864742B2 (en) * | 2001-06-08 | 2005-03-08 | Northrop Grumman Corporation | Application of the doherty amplifier as a predistortion circuit for linearizing microwave amplifiers |
| US6469581B1 (en) | 2001-06-08 | 2002-10-22 | Trw Inc. | HEMT-HBT doherty microwave amplifier |
| US6569763B1 (en) | 2002-04-09 | 2003-05-27 | Northrop Grumman Corporation | Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape |
| US6924203B2 (en) * | 2003-05-27 | 2005-08-02 | Northrop Grumman Corporation | Double HBT base metal micro-bridge |
| CN106952951B (zh) * | 2017-03-17 | 2019-11-15 | 中国科学院微电子研究所 | InP基异质结双极晶体管的制作方法 |
| CN110862088B (zh) * | 2019-10-30 | 2020-11-13 | 南京大学 | 一种超高深宽比的硅纳米针阵列的制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5106766A (en) * | 1989-07-11 | 1992-04-21 | At&T Bell Laboratories | Method of making a semiconductor device that comprises p-type III-V semiconductor material |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| US5219713A (en) * | 1990-12-17 | 1993-06-15 | Rockwell International Corporation | Multi-layer photoresist air bridge fabrication method |
| US5208184A (en) * | 1991-04-30 | 1993-05-04 | Texas Instruments Incorporated | P-n junction diffusion barrier employing mixed dopants |
| FR2692721B1 (fr) * | 1992-06-17 | 1995-06-30 | France Telecom | Procede de realisation de transistor bipolaire a heterojonction et transistor obtenu. |
| US5298439A (en) * | 1992-07-13 | 1994-03-29 | Texas Instruments Incorporated | 1/f noise reduction in heterojunction bipolar transistors |
| FR2711451B1 (fr) * | 1993-10-18 | 1995-11-17 | Jackie Etrillard | Procédé d'obtention de contacts conducteurs auto-alignés pour composants électroniques. |
| US5472886A (en) * | 1994-12-27 | 1995-12-05 | At&T Corp. | Structure of and method for manufacturing an LED |
| US5665614A (en) * | 1995-06-06 | 1997-09-09 | Hughes Electronics | Method for making fully self-aligned submicron heterojunction bipolar transistor |
-
1996
- 1996-05-13 US US08/647,609 patent/US5736417A/en not_active Expired - Fee Related
- 1996-09-30 US US08/720,388 patent/US5892248A/en not_active Expired - Lifetime
-
1997
- 1997-03-27 DE DE69729346T patent/DE69729346T2/de not_active Expired - Fee Related
- 1997-03-27 EP EP97105251A patent/EP0810645B1/en not_active Expired - Lifetime
- 1997-05-13 JP JP9121983A patent/JP3020890B2/ja not_active Expired - Fee Related
- 1997-05-13 KR KR1019970019102A patent/KR100264502B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0810645A3 (en) | 1998-01-14 |
| EP0810645A2 (en) | 1997-12-03 |
| DE69729346T2 (de) | 2004-10-28 |
| JPH1050722A (ja) | 1998-02-20 |
| DE69729346D1 (de) | 2004-07-08 |
| US5736417A (en) | 1998-04-07 |
| EP0810645B1 (en) | 2004-06-02 |
| KR970077613A (ko) | 1997-12-12 |
| US5892248A (en) | 1999-04-06 |
| KR100264502B1 (ko) | 2000-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2952217B2 (ja) | ヘテロ接合バイポーラトランジスタにおいてエミッタメサに対するベースオーミック金属の間隔を制御する方法 | |
| JP3020890B2 (ja) | 二重ホトレジスト層自己整列型ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| US4222164A (en) | Method of fabrication of self-aligned metal-semiconductor field effect transistors | |
| US4843024A (en) | Method of producing a Schottky gate field effect transistor | |
| JP2558016B2 (ja) | 集積半導体装置の製造方法 | |
| JP2937944B2 (ja) | 非常に高利得のヘテロ接合バイポーラトランジスタを製造する方法 | |
| JPH09181337A (ja) | 半導体素子におけるサブミクロン構造の製造方法 | |
| JPH08264807A (ja) | 半導体共鳴トンネルトランジスタおよびその作製方法 | |
| JPS6323669B2 (ja) | ||
| JPH0793318B2 (ja) | 半導体装置の製造方法 | |
| JPH0745816A (ja) | 半導体装置およびその製造方法 | |
| JP3178444B2 (ja) | 半導体装置の製造方法 | |
| JPH0311628A (ja) | 半導体装置およびその製造方法 | |
| JPH01194475A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3217714B2 (ja) | 電界効果トランジスタのゲート形成方法 | |
| JPH0233939A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPS62264664A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPH03276732A (ja) | 電極構造の形成方法とそれを用いた半導体装置 | |
| JPH06232173A (ja) | 半導体装置の製造方法 | |
| JPH02208945A (ja) | 半導体装置の製造方法 | |
| JPH04144242A (ja) | 半導体装置の製造方法 | |
| JPS61129877A (ja) | 半導体装置の製造方法 | |
| JPS63128761A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |