CN107895696A - 一种高精度的hbt制备工艺 - Google Patents
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Abstract
本发明公开了一种高精度的HBT制备工艺，在形成发射极台阶之后，于结构表面生长一层介质层，介质层的厚度由预设窗台宽度决定，然后通过各向异性的干法蚀刻工艺对介质层进行蚀刻，余下附着于发射极台阶两侧壁的介质层作为分隔层，再于预设基极区域沉积金属并合金化作为基极的金属接触。本发明的工艺可保证窗台宽度至少为分隔层的厚度，克服了黄光对准工艺精度低所带来的距离过近而导致可靠性失效的问题；并且可通过调整介质层的厚度来精确控制窗台尺寸，相对于传统的黄光对准精度控制工艺，误差由20％～30％左右改进至10％以下，改善了产品的性能和可靠性。
Description
技术领域
本发明涉及半导体制造技术，特别是涉及一种高精度的HBT制备工艺。
背景技术
异质结双极晶体管(HBT)是能够工作在超高频和超高速的一种重要的有源器件。习知HBT器件结构包括依次层叠的集电极、基极和发射极外延层，各外延层的宽度依次减小并在宽度变化形成的台阶上分别形成相应金属电极。
在HBT器件结构中，基极金属到发射极台阶的距离(称为窗台)对HBT的可靠度是决定性因素。现有的制程是通过对黄光制程中图形层间重叠对准精度(Overlap)的控制来控制窗台尺寸，当在发射极两侧都有基极的时候，容易因叠对误差形成两侧距离一边大，一边小的情况。随着HBT器件越做越小，窗台的尺寸越来越小，对于基极对发射极的黄光工艺的对准的要求也就越来越高，窗台的尺寸从1um到0.5um甚至未来可能到0.3um，而对于一般的4英寸或者6英寸的生产线的设备的对准精度在0.1um左右，这样对于工艺变化就会到20％～30％左右的误差，导致基极金属到发射极台阶的距离可能小于预设范围，验证影响到器件的性能和可靠性。
发明内容
本发明的目的在于克服现有技术所存在的不足，提供一种高精度的HBT制备工艺。
本发明的技术方案为：
一种高精度的HBT制备工艺包括以下步骤：
1)提供或形成半导体基底，所述半导体基底包括依次层叠的集电极层、基极层、蚀刻停止层和发射极层；
2)于发射极层表面的预设发射极区域沉积金属作为发射极的金属接触；
3)蚀刻去除预设发射极区域之外的发射极层，余下部分形成发射极台阶；
4)于步骤3)形成的结构表面生长一层介质层，介质层的厚度为发射极台阶至两侧预设基极区域的距离；
5)通过各向异性干法蚀刻工艺蚀刻所述介质层，余下附着于发射极台阶两侧壁的介质层作为分隔层；
6)于蚀刻停止层表面的预设基极区域沉积金属并合金化作为基极的金属接触。
可选的，步骤2)具体为：于发射极层表面涂覆负光阻，通过曝光、显影于预设发射极区域形成显开窗口，沉积金属于所述显开窗口之内形成发射极的金属接触，并剥离光阻。
可选的，步骤3)具体为：于步骤2)形成的结构表面涂覆正光阻，通过曝光、显影于预设发射极区域形成遮蔽层，对遮蔽层之外的发射极层进行蚀刻以去除，并剥离光阻。
可选的，步骤4)中，所述介质层的厚度为0.3～1μm。
可选的，所述介质层是SiN或SiN与SiO2、SiON中至少一种的复合层。
可选的，步骤6)具体为：于步骤5)形成的结构表面涂覆负光阻，通过曝光、显影于预设基极区域形成显开窗口，沉积金属于所述显开窗口之内，剥离光阻后进行合金化。
可选的，所述合金化温度为350～420℃，时间为40～180s，所述基极金属扩散通过蚀刻停止层并与所述基极层接触。
可选的，所述集电极层为n型GaAs，所述基极层为p型GaAs，所述蚀刻停止层为InGaP，所述发射极层为InGaAs或n型GaAs。
相对于现有技术，本发明的有益效果为：
1、通过沉积介质层和各向异性的干法蚀刻工艺，在发射极台阶与预设基极区域之间形成分隔层，然后进行基极金属制作工艺的黄光制程，则可保证基极金属与发射极台阶底部之间的距离至少为分隔层的厚度，克服了黄光对准工艺精度低所带来的距离过近而导致可靠性失效的问题。介质层的沉积稳定性精度高于黄光对准工艺，可通过调整介质层的厚度来精确控制窗台尺寸，误差由20％～30％左右改进至10％以下，改善了产品的性能和可靠性。
2、所需设备和材料均为半导体器件生产厂商所常规使用，改进成本低，工艺可控性强，适于实际生产应用。
附图说明
图1是本发明的制备工艺流程示意图。
具体实施方式
以下结合附图及实施例对本发明作进一步详细说明。本发明的各附图仅为示意以更容易了解本发明，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
参考图1，一种高精度的HBT制备工艺，首先提供或形成半导体基底，所述半导体基底包括依次层叠的集电极层1、基极层2、蚀刻停止层3和发射极层4。举例来说，所述集电极层为n型GaAs、所述基极层为p型GaAs，所述蚀刻停止层为InGaP，所述发射极层为InGaAs或n型GaAs。根据器件结构设计于半导体基底预设发射极区域、基极区域和集电极区域。
于发射极层表面涂覆负光阻5，通过曝光、显影于预设发射极区域形成显开窗口，蒸镀金属6于所述显开窗口之内形成发射极的金属接触，并用N-甲基吡咯烷酮等化学药液将光阻5剥离。
于上述结构表面涂覆正光阻，通过曝光、显影于预设发射极区域形成遮蔽层7，利用湿法蚀刻去除遮蔽层7之外的发射极层，并用N-甲基吡咯烷酮等化学药液将遮蔽层7剥离，余下的发射极层部分形成发射极台阶41。
通过PECVD于上述结构表面生长一层介质层8，介质层8的厚度由设计的发射极台阶41至两侧预设基极区域的距离。所述介质层8的厚度为0.3～1μm。例如，设计窗台宽度为0.5μm，则沉积介质层8的厚度为0.5μm。介质层8是SiN或SiN与SiO2、SiON中至少一种的复合层，例如可以是SiN/SiO2/SiN或者SiN/SiON/SiN等复合膜。由于PECVD的生长均匀性，介质层8以均一的厚度沿结构表面生长，附着于裸露的蚀刻停止层3表面以及发射极台阶41的表面和侧壁。
通过干法蚀刻工艺蚀刻介质层8，由于干法蚀刻的各向异性特性，蚀刻去除附着于裸露的蚀刻停止层3表面以及发射极台阶41表面的介质层，余下附着于发射极台阶41两侧壁的类似翅膀的部分形成分隔层81，分隔层81即填充了发射极台阶41侧壁至预设基极区域之间的间隙。
于上述结构表面涂覆负光阻9，通过曝光、显影于预设基极区域形成显开窗口，蒸镀金属10于所述显开窗口之内，并用N-甲基吡咯烷酮等化学药液剥离光阻9后进行合金化，合金化温度为350～420℃，时间为40～180s，金属10扩散通过蚀刻停止层3并与所述基极层2形成欧姆接触。在此过程中，即使因黄光制程对准精度不佳产生误差，例如所形成的显开窗口无法完美落入基极区域导致沉积的金属10无法刚好形成于预设基极区域，则由于分隔层81的隔离作用，保证了基极金属10与发射极台阶41底部的距离确定为分隔层81的厚度，避免了因距离过近而导致的可靠性失效等问题，提高了器件的可靠性。
上述工艺之后，随后进行常规的集电极金属电极的制作工序以及金属互联等。此外，本领域技术人员应知，习知制备HBT的金属电极所用材料均适用于上述发射极金属6和基极金属10的制备。
上述实施例仅用来进一步说明本发明的一种高精度的HBT制备工艺，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
Claims (8)
1.一种高精度的HBT制备工艺，其特征在于包括以下步骤：
1)提供或形成半导体基底，所述半导体基底包括依次层叠的集电极层、基极层、蚀刻停止层和发射极层；
2)于发射极层表面的预设发射极区域沉积金属作为发射极的金属接触；
3)蚀刻去除预设发射极区域之外的发射极层，余下部分形成发射极台阶；
4)于步骤3)形成的结构表面生长一层介质层，介质层的厚度为发射极台阶至两侧预设基极区域的距离；
5)通过各向异性干法蚀刻工艺蚀刻所述介质层，余下附着于发射极台阶两侧壁的介质层作为分隔层；
6)于蚀刻停止层表面的预设基极区域沉积金属并合金化作为基极的金属接触。
2.根据权利要求1所述的制备工艺，其特征在于：步骤2)具体为：于发射极层表面涂覆负光阻，通过曝光、显影于预设发射极区域形成显开窗口，沉积金属于所述显开窗口之内形成发射极的金属接触，并剥离光阻。
3.根据权利要求1所述的制备工艺，其特征在于：步骤3)具体为：于步骤2)形成的结构表面涂覆正光阻，通过曝光、显影于预设发射极区域形成遮蔽层，对遮蔽层之外的发射极层进行蚀刻以去除，并剥离光阻。
4.根据权利要求1所述的制备工艺，其特征在于：步骤4)中，所述介质层的厚度为0.3～1μm。
5.根据权利要求1所述的制备工艺，其特征在于：所述介质层是SiN或SiN与SiO2、SiON中至少一种的复合层。
6.根据权利要求1所述的制备工艺，其特征在于：步骤6)具体为：于步骤5)形成的结构表面涂覆负光阻，通过曝光、显影于预设基极区域形成显开窗口，沉积金属于所述显开窗口之内，剥离光阻后进行合金化。
7.根据权利要求6所述的制备工艺，其特征在于：所述合金化温度为350～420℃，时间为40～180s，所述基极金属扩散通过蚀刻停止层并与所述基极层接触。
8.根据权利要求1所述的制备工艺，其特征在于：所述集电极层为n型GaAs，所述基极层为p型GaAs，所述蚀刻停止层为InGaP，所述发射极层为InGaAs或n型GaAs。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180410 |
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