KR100248557B1 - Hbt 소자 제조 방법 - Google Patents

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갈라스 윌리엄 이.
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Abstract

헤테로 접합 바이폴라 트랜지스터(HBT)의 에미터 메사(mesa)와 베이스 저항 메탈(base ohmic metal)간의 간격을 저와류(low-parasitic) 베이스 저항을 갖는 비교적 높은 이득(β)을 얻기위해 제어하는 방법, 제1방법에서, 기판 상에 에미터와 콜렉터 층이 에피택셜 성장한 후, 희생층(sacrificial layer)이 상기 에미터 층의 상부에 적층된다. 상기 에미터 메사는 종래의 리소그래피를 이용하여 포토레지 스트(photoresist)로 패터닝된다. 계속해서, 상기 희생층은 에칭되어 언더컷(undercut)을 생성한다. 그후, 상기 에미터층은 에칭되고 포토레지스트는 전체 장치와 함께 에미터 메사를 패터닝하기 위해 이용되는 제1포토레지스트상에 응용된다. 포토레지스트의 상부층은 리프트 오프 금속화(lift-off metalization)를 위한 종래의 처리로 패터닝되어, 최종 레지스트 프로파일(final resist profile)은 오목한 경사를 갖는다. 상기 베이스 저항 메탈이, 적층된 후 포토레지스트의 제2 층과 상기 에미터 메사 위의 원래 포토레지스트를 모두를 용해시켜 리프트 오프(lift-off)된다. 상기 희생층은, 상기 희생층의 초기 언더컷에 의해 정해진 표면에 에미터 메사로 둘러싸인 베이스 저항 메탈 영역을 남기고 등방성 에칭을 이용해 노출된다. 본 발명의 또 다른 실시예에서, 상기 베이스 저항 메탈과 상기 에미터 저항 메탈 사이의 간격을 제어하는 방법이 공개된다.

Description

HBT 소자 제조 방법
[발명의 배경]
본 발명은 집적 회로 제조 방법, 특히, 헤테로 접합 바이폴라 트랜지스터(HBT)의 에미터 메사와 베이스 저항 메탈간의 제어가능한 간격을 형성하는 방법에 관한 것이다.
[종래기술]
헤테로 접합 바이폴라 트랜지스터(HBT)는 공지된 기술이다. HBT의 제조 방법의 예는, 미국 특허 제 5,159,423 호, 제 5,272,095 호, 제 5,411,632 호, 제 5,446, 294 호, 제 5,468,659 호, 제 5,485,025 호 등에 기재되어 있다. 상기 HBT는 통상, 다양한 방법으로 형성되는 것으로 알려진 에피택셜하게 성장한 콜렉터와 베이스와 에미터와 함께, 분자 빔 에피택시(molecular beam epitaxy)를 갖는 기판을 포함한다. 상기 HBT는 통상 에미터 메사로, 공지된 포토리소그래피 기술로 형성된다. 공지된 금속화 기술은 저항 메탈을 베이스와 에미터 메사에 접촉하도록 하는데 이용된다.
상기 에미터 메사와 간격을 유지하는 저항 메탈이 상기 장치 성능에 비교적 중요한 영향을 미치는 것으로 알려져 있다. 특히, 베이스 저항 메탈이 에미터 메사에 너무 가깝게 적층되면, 상기 베이스와 에미터간의 전위 누설 경로가 생성될 수 있고, 따라서 상기 장치의 이득(β)의 저하을 가져온다. 상기 베이스 저항 메탈과 에미터 메사간의 간격이 너무 크면, 상기 장치의 와류 베이스 저항이 너무 커지고, 따라서, HBT의 성능을 저하시킨다.
HBT를 포함하는 여러 집적 회로에 대해, 저항 접점의 간격을 제어하는 다양한 방법이 공지되어 있다. 다양한 방법은 에미터 메사 및 베이스 저항 메탈의 셀프 얼라인먼트(self-alignment)에 의존한다. 예를 들어, 하나의 공지된 셀프 얼라인먼트 방법은 에미터를 에미터포토레지스트층으로 에칭하고 베이스 저항 메탈에 대해 포토레지스트의 리스트 오프의 패터닝동안 상기 층을 잔존시키는데 의존하다. 그러나, 상기 베이스 저항 메탈과 에미터 메사간의 간격은 상기 방법으로는 제어될 수 없다는 것이 공지되어 있다.
상기 베이스 저항 메탈과 에미터 메사간의 간격을 제어하는 또 다른 공지된 방법은, 실리콘 제조에 흔히 사용되는, 소위 스페이서 기술(spacer technology)에 의존한다. 이 방법에서, 사기 에미터 메사는 이방성으로 에칭된다. 상기 에미터 메가 형성된 후, 스페이서층이 적층되고 이방성으로 에칭된다. 베이스 저항 메사 탈은 스페이서와 에미터 상을 제외하고는, 종래 기술로 패터닝되고 리프트 오프된다. 상기 스페이서 및 에미터로부터의 베이스 저항 메탈의 제거는 이온 밀링(milling)에 의해 실행됨이 공지되어 있다. 그러나 불행히도, 이방성 에칭으로부터의 결함 및 높은 결함 밀도로 인해 이온 밀링(ion milling) 처리에서 상기 스페이서 기술 유형의 이용에 한계가 있다.
에미터 메사와 베이스 저항 접점간의 간격을 제어하는 다른 방법이, 미국 특허 제 5,124,270 호, 제 5,159,423 호, 제 5,411,632 호, 제 5,446,294 호, 제 5,468,659호, 제 5,486,483 호에 기재되어 있다. 비록 상기 특허에 기재된 방법이 베이스 저항 메탈과 에미터 메사간의 간격을 제어하는 일부 방법을 제공하지만, 공개된 방법은 비교적 복잡하고, 일부의 처리 단계만을 표함한다.
본 발명의 목적은, 종래 기술의 문제점을 해결하는, 에미터 메사와 베이스 저항 메탈간의 간격을 제어하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 비교적 균일한 기초 상의, 에미터 메사와 베이스 저항 메탈간의 간격을 제어하는 방법을 제공하는 것이다.
간단히 말해, 본 발명은 낮은 와류 베이스 저항과 비교적 높은 이득(β)을 얻는 헤테로 접합 바이폴라 트랜지스터(HBT)의 베이스 저항 메탈과 에미터 메사간의 간격을 제어하는 방법에 관한 것이다. 제1방법에서, 기판 상에 에미터와 베이스와 콜렉터 층이 에피택셜 성장한 후, 희생층(sacrificial layer)이 상기 에미터층의 상부에 적층된다. 상기 에미터 메사는 종래의 리소그래피를 이용하여 포토레지스트(photoresist)로 패터닝된다. 계속해서, 상기 희생층은 에칭되어 언더컷(undercut)을 생성한다. 그후, 상기 에미터층은 에칭되고 포토레지스트는 전체 장치와 함께 에미터 메사를 패터닝하기 위해이용되는 제1포토레지스트 상에 응용된다. 포토레지스트의 상부층은 리프트 오프 금속화(lift-off metalization)를 위한 종래의 처리로 패터닝되어, 최종 레지스트 프로파일은 오목하다. 상기 베이스 저항 메탈이, 적층된 후 포토레지스트의 제2층과 상기 에미터 메사 위의 원래 포토헤지스트 모두를 용해시켜 리프트 오프된다. 상기 희생층은, 상기 희생층의 초기 언더컷에 의해 정해진 표면에 에미터 메사로 둘러싸인 베이스 저항 메탈 영역을 남기고 등방성 에칭을 이용해 노출된다. 본 발명의 또 다른 실시예에서, 상기 베이스 저항 메탈과 상기 에미터 저항 메탈 사이의 간격을 제어하는 방법이 공개된다.
제1도는 제4도는 베이스 저항 메탈과 에미터 메사간의 간격을 제어하는 본 발명에 따른 방법의 연속적인 단계를 도시한, 헤테로 접합 바이폴라 트랜지스터(HBT)의 단면도..
제5도 내지 제8도는 베이스 저항 메탈과 에미터 메사간의 간격을 제어하는 본 발명에 또 다른 실시예의 연속적인 단계를 도시한, 헤테로 접합 바이폴라 트랜지스터(HBT)의 단면도.
제9도 내지 제12도는 에미터 또는 에미터의 1, 2, 3, 4 면 각각의 셀프얼라인먼트에 대한 베이스 저항 메탈에 관한 에미터 메탈의 결과적인 면적 및 포토마스크를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 기판 22 : 콜렉터
24 : 베이스 26, 32 : 에미터
28, 44 : 희생층 30 : 에미터 포토레지스트
본 발명은 헤테로 접합 바이폴라 트랜지스터(HBT)에 관련되고, 특히, 에미터 메사 또는 에미터 저항 메탈과 베이스 저항 메탈의 간격을 제어하는 방법에 관련된다. 좀더 자세히 보면, 본 발명의 제1실시예에서, 에미터 메사와 베이스 저항 메탈의 셀프 얼라인먼트에 관한 방법이 공개된다. 상기 제1방법은 제1도 내지 제4도에 도시되어 있다. 에미터 저항 메탈과 베이스 저항 메탈의 셀프 얼라인먼트는 제5도 내지 제8도에 도시되어 있다. 제9도 내지 제12도는 본 발명에 따른 양 방법이, 에미터 메사의 4면 모두 또는 에미터 메사의 1, 2, 3 또는 4면 상의, 에미터 메사 또는 에미터 저항 메탈과, 베이스 저항 메탈간의 일정한 간격을 형성하는데 이용될 수 있음을 도시한다.
당업자라면 이해하겠지만, 본 발명에 따른 방법은 다중 에미터를 갖는 HBT소자 상의 베이스 저항 메탈의 셀프 얼라인먼트를 제공하는데도 사용될 수 있다.
또한, 비록 본 발명이 HBT 소자 상의 에미터 메사 또는 에미터 저항 메탈층과 베이스 저항 메탈간의 간격의 제어를 도시하고 설명하였지만, 본 발명의 원리는 메탈을 소자 상의 또 다른 메탈 또는 메탈층에 비교적 가까이 위치시키고 간격을 제어할 수 있는 다른 소자에도 응용할 수 있다.
제1도 내지 제4도를 참고로, HBT 상의 에미터 메사와 베이스 저항 메탈의 간격을 유지시키는 일정하고 재생가능한 방법이 도시된다. 제1도에 도시된 바와 같이, HBT는 기판(20)과, 다수의 수직으로 적층된 에피택셜층을 포함한다. 예를 들어, 콜렉터층(22)과, 베이스층(24) 및 에미터층은 상기 기판(20) 상에서 분자 빔 에피택시(MBE) 등에 의해 에피택셜 성장한다. 상기 층 각각은 2, 3 또는 그 이상의 에피택셜층으로 형성된다. 희생층(sacrificial layer : 28)은 에미터층(26)의 윗면 상에 적층된다. 상기 희생층(28)으로는, Si3N4, SiO2또는 Al2O3등의 다양한 유전체막이 적합한다. 유전체막 외에도, 유기막이나 금속막이 희생층(28)으로 사용될 수 있다. 상기 방법에 적합하기 위해, 상기 유기막 금속막은 에미터 레지스트 및 에미터 반도체층 모두에 양호한 선택도(selectivity)를 갖고 등방성 에칭될 수 있어야 하고, 또한 일정한 언더컷(uniform undercut)으로 에칭되고 에미터 에천트(etchant)에 침해되지 않아야 한다. 상기 희생층의 두께는 이하에 기술되는 언더컷의 제어를 향상시키도록 선택된다.
상기 희생층(28)을 에미터층(26) 상에 에칭한 후, 에미터 포토레지스트(30)는 상기 희생층(28) 상에서 확장되어(spun) 에미터 메사(32)를 형성한다. 상기 에미터 포토레지스트(30)는 종래의 리소그래피를 이용하여 패터닝된다. 특히, 포토마스크(34)(제9도 내지 제12도)는 에미터 포토레지스트(30)를 패터닝하여 에미터 메사(32)를 형성하는데 이용된다. 제9도 내지 제12도에 도시한 바와 같이 다양한 포토마스크(36, 38, 40, 42)가 베이스 저항 메탈을 패터닝하여, 에미터 메사나 에미터 메탈의 4, 3, 2 또는 1면을 따라, 에미터 메사 또는 에미터 메탈의 셀프 얼라인먼트를 생성하는데 이용될 수 있다. 포토마스크(34)는 에미터 포토레지스트(30)에 인접하게 적층되고 자외선에 노출된다(exposed). 종래 기술에 따라 포토레지스트가 성장한 후, 에미터 포토레지스트(30)가 제1도에 도시된 바와 같이 형성된다.
에미터 포토레지스트(30)로 사용되는 포토레지스트의 유형은, 반드시 베이스 저항 메탈 리프트 오프 처리에 적합하여야 한다. 예를 들어, 종래의 포지티브 포토레지스트가 상기 베이스 저항 메탈 리프트 오프처리에 사용되면, 에미터 포토레지스트(30)는, 폴리메틸메타크릴레이트(polymethylmethacrylate : PMMA)와 같은 비반작용 레지스트(non-reacting resist)이거나, ㄷ자외선(deep ultraviolet : DUV) 노출이나 이빔(e-beam) 충만 노출 처리 등의 처리에 의해 경화된 종래의 포토레지스트나, 고온 베이킹(baking)에 의해 경화될 수 있는 고온 포토레지스트일 수 있다. 2중층 포토레지스트가 종래의 포지티브 포토레지스트로 PMMA 층을 코팅하는 등, 상기 베이스 저항 메탈 리프트 오프로 사용된다면, 에미터 포토레지스트를 재료는, 소자가 베이스 저항 메탈 레지스트 처리로 코팅되기 전에 고온 베이킹에 의해 경화된 종래의 포지티브 포토레지스트가 될 수 있고, 2중층 포토레지스트 처리동안 왜곡되지 않는다.
일단 에미터 포토레지스트(30)가 제1도에 도시된 바와 같이 형성되면, 상기 희생층(28)은 등방성으로 에칭되어 희생층(28)에 언더컷(44)을 생성한다. 상기 희생층(28)은 언더컷(44)을 생성하기 위해 등방성 및 이방성 에칭이 결합되어 에칭될 수도 있다. 본 발명의 중요한 일면은, 상기 희생층(28)의 언더컷(44)이 상기 베이스 저항 메탈과 에미터 메사(32)의 간격을 결정한다는 것이다. 일단 희생층(28)에 언더컷(44)이 형성되면, 에미터층(26)은 등방성(또는 등방성에 가장 근접한) 에칭으로 에칭되어, 베이스층(24)의 일부를 노출시킨다. 적소에 에미터 포토레지스트(30)를 갖는, 상기 소자는 포토레지스트(리프트 오프 포토레지스트)로 재코팅되어 베이스 저항 메탈의 패턴을 형성한다. 상기 리프트 오프 포토레지스트(46)는 패터닝되어 제3도에 도시된 바와 같이 노출된 베이스층(24) 상에 형성된 오목한 최종 프로파일을 갖는다. 상기 오목한 경사는 베이스 저항 메탈 패턴의 외부 경계를 제어한다. 상기 리프트 오프 레지스트(46)를 패터닝하는데는 다양한 처리가 사용될 수 있다. 예를 들어, 포토레지스트(46)는 클로로벤젠을 이용한 종래의 포토레지스트 표면 처리를 이용하여 형성될 수 있다. 리프트 오프 포토레지스트(46)를 패터닝하는 다른 처리로는, PMMA 등의 제2레지스트 상에 종래의 포지티브 포토레지스트를 구성한 2중층 레지스트, 네가티브 아이라인(i-line) 레지스트, 또는 이미지반전을 이용한 포지티브 레지스트 등이 있다. 상기 모든 처리는 제3도에 도시된 오목한 리프트 오프 레지스트(46)를 패터닝하는데 적합하다.
베이스 저항 메탈 리프트 오프 패턴이 PMMA 코팅 등의 2중층 레지스트 처리와 종래의 포지티브 레지스트로 한정된다면, 에미터 레지스트는 베이스 2중층 저항 메탈 레지스트 처리중 왜곡되지 않는 곳에서 경화되는 종래의 포지티브 레지스트일 수 있다. 에미터 레지스트로 가장 간단한 재료는 웨이퍼가 상기 베이스 저항 메탈 레지스트 처리로 코팅되기 전에 고온 베이킹으로 경화되는 고온 레지스트이다.
리프트 오프 레지스트(46)가 오목하게 패터닝된 후, 베이스 저항 메탈(48)은 증착등으로 적층된다. 제3도에 도시된 바와 같이, 베이스 저항 메탈(48)은 에미터 포토레지스트(30) 및 리프트 오프 포토레지스트(46)를 용해하여 리프트 오프된다. 베이스 저항 메탈(48)을 리프트 오프 포토레지스트(46) 상에 적층된다. 희생층(28)상의 언더컷(44)은, 베이스층(24) 상에 적층된 베이스 저항 메탈의 간격을 제어하여, 에미터 메사(32)와의 일정하고 제어가능한 간격을 제공하고, 비교적 낮은 와류저항과 비교적 높은 이득(β)을 갖는 HBT를 제공한다. 에미터 포토레지스트(30)상의 베이스 저항 메탈 및 리프트 오프 포토레지스트(30)는, 에미터 포토레지스트(30) 및 리프트 오프한 후, 희생층(28)은 등방성 에칭을 이용하여 희생층(38)의 언더컷(44)에 의해 결정된 에미터 메사(32)와 일정한 간격을 두고 베이스 저항 메탈 영역(49)을 남겨두고 스트리핑된다(stripped)(제4도).
본 발명의 또 다른 실시예에서, 산소 플라스마 데스컴(oxygen plasma descum)은 베이스 저항 메탈의 증작 전에 사용되어 상기 메탈의 부착력을 증가시킨다. 산소 플라즈마 데스컴이 사용되면, 최종 베이스 저항 메탈과 에미터 메사간의 간격은, 희생층(28)의 언더컷(44)과 에미터 포토레지스트(30)의 측벽으로부터 플라즈마 데스컴에서 제거된 포토레지스트의 양에 의해 결정된다.
상기 베이스 저항 메탈과 에미터 저항 메탈간의 간격을 제어하는 방법이 제5도 내지 제8도에 도시된다. 상기 방법에서, 콜렉터층(52)과, 베이스층(54)과, 에미터층(56)은, 분자 빔 에피택시 등의 기판층(50) 상에서 에피택셜 성장한다. 단일 메탈층이거나 메탈층의 조합인 에미터 저항메탈(58)은 에미터층(56) 상에 적층된다. 상기 에미터 저항 메탈(58)에 적합한 메탄은, 티타늄(Ti), 티타늄 텅스텐(TiW), 텅스텐(W), 및 질화티타늄(TiN), 몰리브덴(Mo), 또는 에미터층(56)과 낮은 접촉 저항을 갖기에 적합하고, 에미터 메사 에칭과 간섭하지 않고, 에미터 레지스트 및 에미터층(56)과 양호한 선택도로 등방성 에칭될 수 있고, 일정한 언더컷으로 에칭될 수 있고, 에미터 에천트에 침범당하지(attacked) 않는 다른 금속을 포함한다.
에미터 저항 메탈(58)이 에미터층(56) 상에 적층된 후, 에미터 포토레지스트(60)는 에미터 메사(62)를 형성하기 위해 제5도에 도시된 바와 같이 패터닝된다.
에미터 저항 메탈층(58)은, 제6도에 도시된 바와 같이, 에미터 저항 메탈과 베이스 저항 메탈간의 간격을 셀프얼라인먼트하는데 사용되는 언더컷(64)을 형성하기 위한 메탈을 에칭하여, 등방성, 또는 등방성과 이방성이 조합된 에칭 처리로 에칭된다.
상기 방법에 있어서, 잔존 단계는, 에미터 메사(62) 상의 에미터 저항 메탈(58)이 베이스 저항 메탈 리프트 오프 후에 스트리핑되지 않는점을 제외하고는 상기 기술한 방법과 동일하다. 간략히 말해, 리프트 오프 포토레지스트(66)는 상기 소자 상으로 확장되고, 상기 기술한 바와 같은 리프트 오프 금속화하는 종래의 처리로 패터닝되어, 상기 기술한 오목한 리프트 오프 포토레지스트의 최종 프로파일을 형성한다. 베이스 저항 메탈(68)이, 리프트 오프 포토레지스트(66) 상의 베이스 저항 메탈과, 에미터 포토레지스트(60)과, 베이스층(54) 상의 베이스 저항 메탈의 패턴을 제외하고, 에미터 메사(62) 주위에, 증착 등에 의해 적층된다. 상기 기술한 바와 같이, 베이스층(54) 상의 베이스 저항 메탈과 에미터 메사(62) 사이의 간격은 언더컷(64)에 의해 제어되어, 에미터 저항 메탈(58) 내에 형성된다. 에미터 포토레지스트(60) 상 및 리프트 오프 포토레지스트(66) 상의 베이스 저항 메탈은, 에미터 메사(62) 상에 형성된 에미터 저항 메탈(58)과, 에미터 저항 메탈(58)의 언더컷(64)을 통해 에미터 저항 메탈(58)과, 일정하고 제어가능하게 간격을 둔 베이스층(54) 상의 베이스 저항 메탈을 제외하고는 스트리핑된다.
본 발명에 대해 상기 기술한 바의 관점을 벚어나지 않는 다양한 수정이나 변화가 가능함은 명백하다. 따라서, 이하의 청구범위의 관점을 내에서, 본 발명의 상기 기술한 바 외의 실행이 가능함을 이해할 수 있을 것이다

Claims (15)

  1. 기판 및 다수의 수직 적층된 에피택셜층으로 형성된 집적 회로 상의 목적물(object)과 저항 메탈(ohmic metal) 사이의 간격을 제어하는 방법으로서, 상기 목적물은 상부 에피택셜층의 윗면 상에 적층되며, 상기 방법은, a) 상기 상부 에피택셜층 상에 소정의 재료층을 적층하는 단계와, b) 상기 상부 에피택셜층과 상기 목적물 상에 제1포토레지스트를 적층하는 단계와, c) 상기 상부 에피택셜층의 목적물을 한정하는 상기 제1포토레지스트를 패터닝하고 현상하는(developing) 단계와, d) 상기 소정의 재료를 에칭하여 언더컷(undercut)을 생성하는 단계와, e) 상기 상부 에피택셜층을 에칭하여 상기 목적물을 형성하는 단계와, f) 상기 집적 회로 상에 제2포토레지스트를 패터닝하고, 현상하여 상기 목적물에 대해 오목하게 한정하는 단계와, g) 상기 집접 회로 상에 저항 메탈을 적층하는 단계와, h) 상기 목적물과 일정한 간격을 둔 상기 목적물 주위의 저항 메탈 영역을 제외하고 상기 제1포토레지스트와 상기 제2포토레지스트 및 저항 메탈을 리프트 오프(lift-off)하는 단계를 포함하는 것을 특징으로 하는 기판 및 수직 적층된 다수의 에피택셜층으로 형성된 집적 회로 상의 목적물과, 저항 메탈 사이의 간격을 제어하는 방법.
  2. 제1항에 있어서, 상기 소정의 재료층이 희생층(sacrificial layer)인 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 소정의 재료층이 유전체막인 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 유전체막이 Si3N4, SiO2, Al2O3중에서 선택되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 소정의 재료층이 저항 메탈층인 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 소정의 재료층이 Ti, TiW, TiN, Mo 중에서 선택되는 것을 특징으로 하는 방법.
  7. 기판을 갖는 헤테로 접합 바이폴라 트랜지스터(HBT) 상의 에미터 메사(emitter)에 관한 베이스 저항 메탈과 베이스층, 콜렉터층 및 에미터층을 갖는 수직으로 적층된 다수의 에피택셜층 사이의 간격을 제어하는 방법으로서, a) 상기 에미터층의 윗면 상에 희생층을 적층하는 단계와, b) 상기 희생층의 윗면 상에 제1포토레지스트를 패터닝하고, 현상하여 에미터 메사를 형성하는 단계와, c) 상기 희생층을 에칭하여 언더컷를 형성하는 단계와, d) 상기 에미터층을 에칭하여 상기 베이스층을 노출시키는 상기 에미터 메사를 형성하는 단계와, e) 상기 베이스층의 노출된 부분에 접하여 오목하게 상기 제1포토레지스트 및 상기 노출된 베이스층을 패터닝하는 단계와, f) 상기 제1포토레지스트와, 상기 제2포토레지스트 및 상기 베이스층의 상기 노출된 부분 상에 베이스 저항 메탈을 적층하는 단계와, g) 상기 희생층의 언더컷에 의해 정해진 간격을 둔 에미터 메사 주위의 베이스 저항 메탈 영역을 제외하고 상기 제1 및 제2포토레지스트 상에 적층된 상기 베 저항 메탈을 리프트 오프하는 단계를 포함하는 것을 특징으로 하는 기판을 갖는 헤테로접합 바이폴라 트랜지스터(HBT) 상의 에미터 메사에 관한 베이스 저항 메탈, 베이스층, 콜렉터층 및 에미터층을 갖는 수직으로 적층된 다수의 에피택셜층 사이의 간격을 제어하는 방법.
  8. 제7항에 있어서, 상기 희생층이 유전체막인 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 유전체막이 Si3N4, SiO2, Al2O3중에서 선택되는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 상기 희생층이 유기막(organic film)인 것을 특징으로 하는 방법.
  11. 제7항에 있어서, 상기 희생층이 메탈막인 것을 특징으로 하는 방법.
  12. 제7항에 있어서, 상기 희생층의 에칭이 등방성 에칭인 것을 특징으로 하는 방법.
  13. 제7항에 있어서, 상기 희생층의 에칭이 등방성 에칭 및 이방성 에칭의 조합인 것을 특징으로 하는 방법.
  14. 제7항에 있어서, 상기 에미터층의 에칭이 등방성 에칭을 포함하는 것을 특징으로 하는 방법.
  15. 기판을 갖는 헤테로 접합 바이폴라 트랜지스터(HBT) 상의 에미터 메사에 관한 베이스 저항 메탈과 베이스층, 콜렉터층 및 에미터층을 갖는 수직으로 적층된 다수의 에피택셜층 사이의 간격을 제어하는 방법으로서, a) 상기 에미터층의 윗면 상에 에미터 저항 메탈을 적층하는 단계와, b) 상기 에미터 저항 메탈을 윗면 상에 제1포토레지스트를 패터닝하여 에미터 메사를 형성하는 단계와, c) 상기 에미터 저항 메탈을 에칭하여 언더컷를 형성하는 단계와, d) 상기 에미터층을 에칭하여 상기 베이스층를 노출시키는 상기 에미터 메사를 형성하는 단계와, e) 상기 베이스층의 노출된 부분에 접하여 오목하게 상기 제1포토레지스트 및 상기 노출된 베이스층을 패터닝하는 단계와, f) 상기 제1포토레지스트와, 상기 제2포토레지스트 및 상기 베이스층의 상기 노출된 부분 상에 베이스 저항 메탈을 적층하는 단계와, g) 상기 희생층의 언더컷에 의해 정해진 간격을 둔 에미터 메사 주위의 베이스 저항 메탈 영역을 제외하고 상기 제1 및 제2포토레지스트 상에 적층된 상기 베이스 저항 메탈을 리프트 오프하는 단계를 포함하는 것을 특징으로 하는 기판을 갖는 헤테로접합 바이폴라 트랜지스터 상의 에미터 메사에 관한 베이스 저항 메탈과, 베이스층, 콜렉터층 및 에미터층을 갖는 수직으로 적층된 다수의 에피택셜층 사이의 간격을 제어하는 방법.
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