JPH1117030A - マスクｒｏｍ及びその製造方法 - Google Patents

マスクｒｏｍ及びその製造方法

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JPH1117030A
JPH1117030A JP12028698A JP12028698A JPH1117030A JP H1117030 A JPH1117030 A JP H1117030A JP 12028698 A JP12028698 A JP 12028698A JP 12028698 A JP12028698 A JP 12028698A JP H1117030 A JPH1117030 A JP H1117030A
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JP
Japan
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trench
oxide film
conductivity type
semiconductor substrate
gate
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JP12028698A
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Shin Bon-Jo
シン ボン−ジョ
Lee Kiijiku
リー キ−ジク
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SK Hynix Inc
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LG Semicon Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

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Abstract

(57)【要約】 【課題】 集積度を向上させることのできるマスクＲＯ
Ｍを提供する。 【解決手段】 本発明によるマスクＲＯＭは、第１導電
形の半導体基板３１と、前記半導体基板３１上に形成さ
れたトレンチ３５と、前記半導体基板３１の前記トレン
チ３５が形成されていない部分と前記トレンチ３５の下
面とに形成された第２導電形の不純物領域４３と、前記
不純物領域４３上に形成された埋没酸化膜４１と、前記
トレンチ３５の一側面に形成された第１チャネル５１
と、前記トレンチ３５の他側面に形成された第２チャネ
ル５３と、を含んで構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭ(Read Only
Memory ) 及びその製造方法に係り、特に製造工程中に
使用者のマスクを使用してイオン注入することによって
データを永続させるようにコーディング(coding)するマ
スクＲＯＭ及びその製造方法に関する。
【０００２】
【従来の技術】ＲＯＭは、貯蔵されたデータが正常的な
状態では変わらないように構成された不揮発性メモリ(n
onvolatile memory)装置で、データを貯蔵する方法によ
ってマスクＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰ
ＲＯＭ(Electrically Programmable ROM) 、或いはＥＥ
ＰＲＯＭ(Erasable and Electrically Programmable RO
M)などに区別される。
【０００３】前記で、マスクＲＯＭは製造工程中に使用
者が望むデータを持つマスクを用いてコーディングして
データを貯蔵するもので、この後からは貯蔵されたデー
タの変化が不可能であり、ただ貯蔵されたデータのみを
読みうる。マスクＲＯＭは不純物をイオン注入して所定
のトランジスタを他のトランジスタと異なる状態に作ら
せることにより、データをコーディングすることができ
る。即ち、マスクＲＯＭはデータをコーディングするた
めに製造工程中に不純物を注入してトランジスタが‘オ
ン(on)’状態のときに所定トランジスタを‘オフ(off)
’状態にするか、或いはトランジスタが‘オフ(off)
’状態のときに所定のトランジスタを‘オン(on)’状
態にする。
【０００４】図６は従来技術によるマスクＲＯＭの平面
図である。従来技術によるマスクＲＯＭにはゲート２３
を成すワードラインと直角を成す埋没酸化膜１９が形成
される。埋没酸化膜１９の下部には共通ソース及びドレ
イン領域を成しながらビットラインとして用いられる高
濃度不純物領域（図示せず）が形成されて、ワードライ
ンとビットラインとは直角を成す。故に、ワードライン
とビットラインとが交差してトランジスタを形成する。
前記で、ゲート２３と重畳される埋没酸化膜１９の下部
の不純物領域の間はトランジスタの第１及び第２チャネ
ル２７，２９となる。Ｐ形ドーピングされてコーディン
グされた第１チャネル２７を持つトランジスタＴ１は
‘オフ(off) ’状態を保持し、コーディングされてない
第２チャネル２９を持つトランジスタＴ２はプログラム
されていないもので、常時‘オン(on)’状態を保持す
る。
【０００５】図７は図６をＩ−Ｉ線に沿って切った断面
図である。Ｐ形半導体基板１１上にゲート酸化膜１７及
び埋没酸化膜１９が形成される。そして、埋没酸化膜１
９はゲート酸化膜１７より厚く形成され、その下部にＮ
形の不純物が高濃度でドーピングされた不純物領域２１
が形成される。不純物領域２１はトランジスタの共通ソ
ース及びドレイン領域を成しながらビットラインとして
用いられる。ゲート酸化膜１７及び埋没酸化膜１９上に
不純物領域２１と直交するゲート２３が形成される。そ
して、半導体基板１１の不純物領域２１間の、ゲート２
３に対応する部分が第１及び第２チャネル２７，２９と
なる。前記で、第１チャネル２７を持つトランジスタＴ
１はＰ形ドーピングされてコーディングされたもので、
‘オフ(off) ’状態を保持し、第２チャネル２９を持つ
トランジスタＴ２はコーディングされていないもので、
常時‘オン(on)’状態を保持する。
【０００６】図８及び図９は従来技術によるマスクＲＯ
Ｍの製造工程（Ａ）〜（Ｄ）を示す図である。図８
（Ａ）を参照すると、Ｐ形のシリコンからなった半導体
基板１１に第１感光膜１３を塗布した後、露光及び現像
してパターニングして半導体基板１１を露出させる。そ
して、第１感光膜１３をマスクとして半導体基板１１に
ヒ素（Ａｓ）或いは燐（Ｐ）などのＮ形の不純物イオン
を高いドーズで注入してイオン注入領域１５を形成す
る。
【０００７】図８（Ｂ）を参照すると、第１感光膜１３
を除去した後、半導体基板１１の表面を熱酸化して、イ
オンが注入されていない部分にゲート酸化膜１７を形成
する。この時、半導体基板１１のイオン注入領域１５が
形成された部分には、イオン注入時に格子損傷などによ
ってイオン注入されていない部分より１５〜２０倍程度
酸化速度が速く進行されて厚い埋没酸化膜１９が形成さ
れ、また熱酸化時にイオン注入領域１５内の不純物イオ
ンが活性化されて共通ソース及びドレイン領域を成しな
がらビットラインとして用いられる不純物領域２１が形
成される。
【０００８】図９（Ｃ）を参照すると、ゲート酸化膜１
７及び埋没酸化膜１９上に不純物がドーピングされた多
結晶シリコンを化学気相蒸着(Chemical Vapor Depositi
on；以下、「ＣＶＤ」という) などの方法で蒸着し、不
純物領域２１と直交するようにフォトリソグラフィ方法
でパターニングしてゲート２３を形成する。故に、半導
体基板１１の不純物領域２１の間の、ゲート２３に対応
する部分がチャネルとなるトランジスタが形成される。
そして、前述した構造の全表面に第２感光膜２４を塗布
した後、露光及び現像してパターニングして所定のトラ
ンジスタを露出させる。第２感光膜２４をマスクとして
半導体基板１１にホウ素（Ｂ）或いはＢＦ2 などのＰ形
の不純物イオンを高いドーズで注入してイオン注入領域
２５を形成する。
【０００９】図９（Ｄ）を参照すると、第２感光膜２４
を除去した後、イオン注入領域２５の不純物イオンを熱
処理して拡散させることにより、Ｐ形の不純物が高濃度
でドーピングされた第１チャネル２７を形成する。この
時、Ｐ形の不純物がドーピングされていないチャネルは
第２チャネル２９となる。前記で、第１チャネル２７か
らなったトランジスタＴ１はコーティングされたもので
あり、第２チャネル２９からなったトランジスタＴ２は
コーディングされていないものである。
【００１０】しかし、従来技術によるマスクＲＯＭはソ
ース及びドレイン領域として用いられる不純物領域とゲ
ートとが同一な平面上に形成されるので、集積度が低ま
るという問題点があった。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、集積度を向上させることのできるマスクＲＯＭを提
供することにある。本発明の他の目的は、チャネルをト
レンチの側面に形成することにより、集積度を向上させ
ることのできるマスクＲＯＭの製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるマスクＲＯＭは、第１導電形の半導体
基板と、前記半導体基板上に形成されたトレンチと、前
記半導体基板の前記トレンチが形成されていない部分と
前記トレンチの下面とに形成された第２導電形の不純物
領域と、前記トレンチの一側面に第１導電形のチャネル
を持って形成された第１ゲートと、前記トレンチの他側
面に第２導電形のチャネルを持って形成された第２ゲー
トと、を含むことを特徴とする。
【００１３】ここで、前記第２導電形の不純物領域上に
形成された絶縁酸化膜をさらに含むとよく、また、前記
第２導電形の不純物領域と前記ゲートとが互いに交差す
るように形成されているとよい。上記目的を達成するた
めに、本発明によるマスクＲＯＭの製造方法は、第１導
電形の半導体基板にトレンチを形成する工程と、前記半
導体基板の前記トレンチが形成されていない部分と前記
トレンチの下面とに第２導電形の不純物をイオン注入す
る工程と、前記半導体基板の前記トレンチが形成されて
いない部分と前記トレンチの下面とに絶縁酸化膜を、前
記トレンチの両側面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に第１及び第２ゲートを形成する工
程と、前記トレンチの一側面に第１導電形の不純物をイ
オン注入して第１導電形のチャネルを形成する工程と、
を備えることを特徴とする。
【００１４】ここで、前記絶縁酸化膜及びゲート酸化膜
を形成する工程時に、前記絶縁酸化膜の下面に第２導電
形の不純物領域を同時に形成するとよい。また、前記ト
レンチの一側面に第１導電形の不純物をイオン注入して
第１導電形のチャネルを形成する工程を、前記第１及び
第２ゲートを形成する工程の前に行うようにしてもよ
い。
【００１５】また、前記第２導電形の不純物をイオン注
入する工程は、前記トレンチを形成する工程の前に、前
記半導体基板の全面に第２導電形の不純物をイオン注入
する工程と、前記トレンチを形成する工程の後に、前記
トレンチの底面に第２導電形の不純物をイオン注入する
工程とに分けて行うようにしてもよい。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図１は本発明によるマスクＲＯＭの
平面図である。本発明によるマスクＲＯＭは半導体基板
３１にトレンチ３５が形成される。半導体基板３１でト
レンチ３５が形成されていない部分とトレンチ３５の底
面とに絶縁酸化膜として埋没酸化膜４１が形成され、こ
の埋没酸化膜４１の下部には共通ソース及びドレイン領
域を成しながらビットラインとして用いられる高濃度不
純物領域（図示せず）が形成される。そして、ゲート４
５を成すワードラインは埋没酸化膜４１と直角に形成さ
れる。故に、ワードラインとビットラインが交差してト
ランジスタを形成するが、ゲート４５と重畳されるトレ
ンチ３５の側面は第１及び第２トランジスタＴ１１，Ｔ
１２の第１及び第２チャネル５１，５３となる（第１及
び第２ゲート）。第１チャネル５１はＰ形不純物がドー
ピングされてコーディングされたもので、‘オフ(off)
’状態を保持し、第２チャネル５３はコーディングさ
れていないもので、‘オン(on)’状態を保持する。
【００１７】図２は図１をII−II線に沿って切った断面
図である。Ｐ形半導体基板３１上にエッチング工程によ
って多数個のトレンチ３５が形成される。前記トレンチ
３５は深さ０．３〜１．５μｍ程度に形成される。そし
て、半導体基板３１でトレンチ３５が形成されてない部
分とトレンチ３５の底面とに絶縁酸化膜として埋没酸化
膜４１が形成され、トレンチ３５の側面にゲート酸化膜
３９が形成される。前記で、ゲート酸化膜３９は厚さ８
０〜１５０Å程度に形成され、埋没酸化膜４１はゲート
酸化膜３９より１５〜２０倍程度厚く形成される。
【００１８】埋没酸化膜４１の下部には共通ソース及び
ドレイン領域を成しながらビットラインとして用いられ
るＮ形の不純物が高濃度で拡散された不純物領域４３が
形成される。そして、ゲート酸化膜３９及び埋没酸化膜
４１上にゲート４５が不純物領域４３と交差して形成さ
れる。故に、ワードラインとビットラインとが交差して
トランジスタを形成するが、ゲート４５と重畳されるト
レンチ３５の側面は第１及び第２トランジスタＴ１１，
Ｔ１２の第１及び第２チャネル５１，５３となる（第１
及び第２ゲート）。前記で、第１トランジスタＴ１１の
第１チャネル５１はＰ形不純物がドーピングされてコー
ディングされて‘オフ(off) ’トランジスタを成す。前
記で、第１及び第２トランジスタＴ１１，Ｔ１２の第１
及び第２チャネル５１，５３がトレンチ３５の側面に、
即ち、半導体基板３１と垂直に形成されることにより、
集積度を向上させることができる。
【００１９】図３及び図４は本発明の一実施例によるマ
スクＲＯＭの製造工程（Ａ）〜（Ｅ）を示す図である。
図３（Ａ）を参照すると、Ｐ形のシリコンからなった半
導体基板３１上に熱酸化或いはＣＶＤ方法で酸化シリコ
ンを厚さ１５００〜３０００Å程度に蒸着してマスク層
３３を形成する。半導体基板３１の所定部分が露出され
るようにマスク層３３をフォトリソグラフィ方法でパタ
ーニングする。そして、半導体基板３１の露出された部
分を反応性イオンエッチング(Reactive Ion Etching ；
以下、「ＲＩＥ」という) などの異方性エッチング方法
で深さ０．３〜１．５μｍ程度にエッチングしてトレン
チ３５を形成する。
【００２０】図３（Ｂ）を参照すると、マスク層３３を
除去して半導体基板３１のトレンチ３５が形成されてい
ない部分を露出させる。そして、半導体基板３１の全表
面にヒ素（Ａｓ）或いは燐（Ｐ）などのＮ形不純物をド
ーズ１×１０15〜１×１０16／ｃｍ2 程度とエネルギー
３０〜８０ＫｅＶ程度にイオン注入する。この時、トレ
ンチ３５が異方性エッチングされたので、注入される不
純物イオンによってトレンチ３５の底面と半導体基板３
１でトレンチ３５が形成されてない部分とにイオン注入
領域３７が形成される。
【００２１】図４（Ｃ）を参照すると、半導体基板３１
を熱酸化してゲート酸化膜３９と埋没酸化膜４１とを形
成する。前記で、ゲート酸化膜３９はイオンが注入され
ていないトレンチ３５の側面に厚さ８０〜１５０Å程度
に形成される。そして、トレンチ３５の底面と半導体基
板３１でトレンチ３５が形成されていない部分との表面
はイオン注入時に格子が損傷されたので、イオン注入さ
れていないトレンチ３５の側面より酸化速度が１５〜２
０倍程度速く進行されて厚い埋没酸化膜４１が形成され
る。そして、熱酸化によってゲート酸化膜３９及び埋没
酸化膜４１を形成するとき、イオン注入領域３７内の不
純物イオンが活性化されて、埋没酸化膜４１の下部にソ
ース及びドレイン領域として用いられる不純物領域４３
が形成される。
【００２２】図４（Ｄ）を参照すると、ゲート酸化膜３
９及び埋没酸化膜４１上に不純物がドーピングされた多
結晶シリコンを厚さ１５００〜２５００Å程度に蒸着
し、フォトリソグラフィ方法で不純物領域４３と直交或
いは交差するようにパターニングして第１及び第２ゲー
トを成すゲート４５を形成する。故に、不純物領域４３
の間の、ゲート４５に対応する部分がチャネルとなるト
ランジスタが形成される。そして、前述した構造の全表
面に感光膜４７を塗布した後、露光及び現像して所定ト
ランジスタを露出させる。そして、感光膜４７をマスク
としてホウ素（Ｂ）或いはＢＦ2 などのＰ形の不純物イ
オンをドーズ５×１０13〜５×１０14／ｃｍ2 程度とエ
ネルギー２４０〜３００ＫｅＶ程度にイオン注入してイ
オン注入領域４９を形成する。前記で、イオン注入領域
４９をトランジスタのチャネルとして用いられるトレン
チ３５の一側面にだけ形成されるようにする。
【００２３】図４（Ｅ）を参照すると、感光膜４７を除
去した後、イオン注入領域４９の不純物イオンを熱処理
して拡散させることにより、Ｐ形の不純物が高濃度でド
ーピングされた第１チャネル５１を形成する。この時、
Ｐ形の不純物がドーピングされていないトレンチ３５の
側面は第２チャネル５３となる。前記で、第１チャネル
５１を持つトランジスタＴ１１はコーディングされたも
のであり、第２チャネル５３を持つトランジスタＴ１２
はコーディングされていないものである。
【００２４】尚、前記トレンチ３５の一側面にＰ形の不
純物をイオン注入して第１チャネル５１を形成する工程
を、ゲート４５を形成する工程の前に行うようにしても
よい。図５は本発明の他の実施例によるマスクＲＯＭの
製造工程（Ａ），（Ｂ）を示す図である。
【００２５】図５（Ａ）を参照すると、Ｐ形のシリコン
からなった半導体基板３１上にヒ素（Ａｓ）或いは燐
（Ｐ）などのＮ形の不純物をドーズ１×１０15〜１×１
０16／ｃｍ2 程度とエネルギー３０〜８０ＫｅＶ程度に
イオン注入してイオン注入領域３２を形成する。図５
（Ｂ）を参照すると、半導体基板３１上にＣＶＤ方法で
酸化シリコンを厚さ１５００〜３０００Å程度に蒸着し
てマスク層３３を形成する。半導体基板３１の所定部分
が露出されるようにマスク層３３をフォトリソグラフィ
方法でパターニングする。そして、半導体基板３１の露
出された部分をＲＩＥなどの異方性エッチング方法で深
さ０．３〜１．５μｍ程度にエッチングしてトレンチ３
５を形成する。そして、トレンチ３５の底面にヒ素（Ａ
ｓ）或いは燐（Ｐ）などのＮ形不純物をドーズ１×１０
15〜１×１０16／ｃｍ2 程度とエネルギー３０〜８０Ｋ
ｅＶ程度にイオン注入してイオン注入領域３７を形成す
る。
【００２６】その後、半導体基板３１のトレンチ３５が
形成されてない部分が露出されるようにマスク層３３を
除去した後、図４（Ｃ）の工程を進行する。図４（Ｃ）
の工程で、ゲート酸化膜３９及び埋没酸化膜４１の形成
時にイオン注入領域３２，３７内の不純物イオンが活性
化されて埋没酸化膜４１の下部にソース及びドレイン領
域として用いられる不純物領域４３が形成される。そし
て更に、図４（Ｄ）、図４（Ｅ）の工程を進行する。
【００２７】尚、本発明の実施例によるマスクＲＯＭの
製造方法ではＰ形の半導体基板にＮ形のトランジスタを
形成すると説明したが、Ｎ形の半導体基板にＰ形のトラ
ンジスタを形成することもできる。
【００２８】
【発明の効果】本発明によれば、トランジスタのチャネ
ルがトレンチの側面に、半導体基板の平面と垂直に形成
されるので、集積度を向上させることができるという効
果が得られる。
【図面の簡単な説明】
【図１】 本発明によるマスクＲＯＭの平面図
【図２】 図１をII−II線に沿って切った断面図
【図３】 本発明の一実施例によるマスクＲＯＭの製造
工程（Ａ），（Ｂ）を示す図
【図４】 本発明の一実施例によるマスクＲＯＭの製造
工程（Ｃ）〜（Ｅ）を示す図
【図５】 本発明の他の実施例によるマスクＲＯＭの製
造工程（Ａ），（Ｂ）を示す図
【図６】 従来技術によるマスクＲＯＭの平面図
【図７】 図６をＩ−Ｉ線に沿って切った断面図
【図８】 従来技術によるマスクＲＯＭの製造工程
（Ａ），（Ｂ）を示す図
【図９】 従来技術によるマスクＲＯＭの製造工程
（Ｃ），（Ｄ）を示す図
【符号の説明】
３１ 半導体基板 ３２，３７，４９ イオン注入領域 ３３ マスク層 ３５ トレンチ ３９ ゲート酸化膜 ４１ 埋没酸化膜（絶縁酸化膜） ４３ 不純物領域 ４５ ゲート（第１及び第２ゲート） ４７ 感光膜 ５１ 第１チャネル ５３ 第２チャネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キ−ジク リー 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−グ、ヒャンジェオ ン−ドン（番地無し)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１導電形の半導体基板と、 前記半導体基板上に形成されたトレンチと、 前記半導体基板の前記トレンチが形成されていない部分
    と前記トレンチの下面とに形成された第２導電形の不純
    物領域と、 前記トレンチの一側面に第１導電形のチャネルを持って
    形成された第１ゲートと、 前記トレンチの他側面に第２導電形のチャネルを持って
    形成された第２ゲートと、 を含むことを特徴とするマスクＲＯＭ。
  2. 【請求項２】前記第２導電形の不純物領域上に形成され
    た絶縁酸化膜をさらに含むことを特徴とする請求項１記
    載のマスクＲＯＭ。
  3. 【請求項３】前記第２導電形の不純物領域と前記ゲート
    とが互いに交差するように形成されたことを特徴とする
    請求項１記載のマスクＲＯＭ。
  4. 【請求項４】第１導電形の半導体基板にトレンチを形成
    する工程と、 前記半導体基板の前記トレンチが形成されていない部分
    と前記トレンチの下面とに第２導電形の不純物をイオン
    注入する工程と、 前記半導体基板の前記トレンチが形成されていない部分
    と前記トレンチの下面とに絶縁酸化膜を、前記トレンチ
    の両側面にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１及び第２ゲートを形成する工
    程と、 前記トレンチの一側面に第１導電形の不純物をイオン注
    入して第１導電形のチャネルを形成する工程と、 を備えることを特徴とするマスクＲＯＭの製造方法。
  5. 【請求項５】前記絶縁酸化膜及びゲート酸化膜を形成す
    る工程時に、前記絶縁酸化膜の下面に第２導電形の不純
    物領域を同時に形成することを特徴とする請求項４記載
    のマスクＲＯＭの製造方法。
  6. 【請求項６】前記トレンチの一側面に第１導電形の不純
    物をイオン注入して第１導電形のチャネルを形成する工
    程を、前記第１及び第２ゲートを形成する工程の前に行
    うことを特徴とする請求項４記載のマスクＲＯＭの製造
    方法。
  7. 【請求項７】前記第２導電形の不純物をイオン注入する
    工程は、前記トレンチを形成する工程の前に、前記半導
    体基板の全面に第２導電形の不純物をイオン注入する工
    程と、前記トレンチを形成する工程の後に、前記トレン
    チの底面に第２導電形の不純物をイオン注入する工程と
    に分けて行うことを特徴とする請求項４記載のマスクＲ
    ＯＭの製造方法。
JP12028698A 1997-05-23 1998-04-30 マスクｒｏｍ及びその製造方法 Pending JPH1117030A (ja)

Applications Claiming Priority (2)

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KR20282/1997 1997-05-23
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