KR100449322B1 - 마스크롬 제조방법 - Google Patents

마스크롬 제조방법 Download PDF

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KR100449322B1
KR100449322B1 KR10-2001-0085188A KR20010085188A KR100449322B1 KR 100449322 B1 KR100449322 B1 KR 100449322B1 KR 20010085188 A KR20010085188 A KR 20010085188A KR 100449322 B1 KR100449322 B1 KR 100449322B1
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Abstract

본 발명은 로직(logic)공정에서 사용되는 듀얼게이트(dual gate) 공정 및 살리사이드(salicide) 공정을 플랫 셀(flat cell) 타입의 마스크롬에 적용할 수 있는 마스크롬 제조방법에 관해 개시한다.
개시된 본 발명의 마스크롬 제조방법은 메모리셀 어레이영역과 주변영역이 정의된 기판을 제공하는 공정과, 메모리셀 어레이영역과 상기 주변영역 사이에 소자격리막을 형성하는 공정과, 소자격리막이 형성된 기판 전면에 게이트 형성용 물질층을 형성하는 공정과, 메모리셀 어레이영역을 덮고 주변영역의 게이트 형성용 물질층을 선택 식각하여 제 1게이트를 형성하는 공정과, 주변영역의 게이트 측면에 절연 스페이서를 형성하는 공정과, 게이트 및 절연 스페이서를 마스크로 하고 주변영역의 기판에 이온주입을 실시하여 소오스/드레인을 형성하는 공정과. 메모리셀 어레이영역의 게이트 형성용 물질층과 주변영역의 게이트 및 소오스/드레인에 살리사이드를 형성하는 공정과, 주변영역을 덮고 메모리셀 어레이영역의 게이트 형성용 물질층을 선택 식각하여 제 2게이트를 형성하는 공정과, 상기 결과물 상에 보호막을 형성하는 공정을 포함한다.

Description

마스크롬 제조방법{method for fabricating Mask ROM}
본 발명은 마스크롬(mask ROM) 제조방법에 관한 것으로, 보다 상세하게는 로직(logic)공정에서 사용되는 듀얼게이트(dual gate) 공정 및 살리사이드(salicide) 공정을 플랫 셀(flat cell) 타입의 마스크롬에 적용할 수 있는 마스크롬 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 마스크롬은 비휘발성 소자의 일종으로, 소자의 격리 공정, 메탈(metal) 공정 또는 메모리셀의 채널영역(channel region)에 대한 이온주입 공정 등 소자의 제조 에서 마스크 공정을 적용하며, 이온주입 공정을 예로하여 설명하면, 이온주입을 실시한 메모리 셀(memory cell)과 이온주입을 실시하지 않은 메모리 셀 간의 문턱전압 차이가 발생하며, 이러한 차이점을 이용하여 데이터(data)를 판별하여 필요한 정보를 기록한다.
도 1은 일반적인 셀 어레이 레이아웃도이다.
로직 공정을 이용하여 마스크롬을 제작하는 경우 가장 많이 사용되는 형태가 도 1에 도시된 플랫셀 타입의 마스크롬이다.
상기 플랫셀 타입의 마스크롬 제작 시, 도 1에 도시된 바와 같이, 격리공정은 메모리셀 간의 격리를 위해 별도의 LOCOS 또는 STI 공정이 진행되지 않고, 메모리셀 어레이영역(array region)(10) 외곽에 진행되어 메모리셀 어레이영역(10) 전체를 감싸는 구조를 가지며, 메모리 셀의 소오스/드레인(source/drain) 정션은 게이트 공정 이전에 형성되는 매몰층(116)으로, 상기 정션 간의 격리는 필요치 않다. 상기 매몰층 정션에 대한 콘택홀(150)은 메모리셀 어레이 영역(10) 내에는 존재하지 않고 세그먼트 셀렉트 영역(segment select region)(20)에만 존재한다. 또한, 매몰층 정션과 직교하는 방향으로 게이트(126)가 형성되며, 상기 게이트(126)의 폭은 메모리셀의 채널폭이 된다.
따라서, 플랫셀 타입의 마스크롬은, 상기에서 언급한 바와 같이, 메모리셀 내에 격리패턴과 콘택홀이 없으므로 메모리셀 크기가 4F2(F는 포토리쏘그라피(photolithography)의 최소선폭을 뜻함)정도가 되므로 고집적화가 가능하며, 공정이 단순하여 제조비용이 저렴하다.
이러한 장점을 가진 플랫셀 타입의 마스크롬을 제작할 시에, 0.35㎛ 이전의 디자인룰(design rule)의 로직 공정을 적용한 경우, 1)격리 공정은 로코스(LOCOS)에 의해 진행되며, 2) 게이트 형성용 물질로는 N타입의 불순물이 도핑된 다결정실리콘과 티타늄-살리사이드(Ti-Salicide) 또는 텅스텐-폴리사이드 (tungsten-polycide)가 이용되며, 3)소오스/드레인 정션(junction)으로는 게이트 형성용 물질과 동일한 티타늄 살리사이드가 이용된다.
또한, 상기 플랫셀 타입의 마스크롬을 0.25㎛ 이하의 디자인룰의 로직 공정을 이용하여 제작하는 경우, 1)격리 공정은 트렌치(STI)에 의해 메모리셀 어레이 영역 전체를 감싸는 형태로 진행되며, 2) 게이트 형성용 물질로는 티타늄-살리사이드(Ti-salicide) 또는 코발트-살리사이드(Co-salicide)가 이용되며, 3) 소오스/드레인 정션으로는 게이트 형성용 물질과 동일한 티타늄-살리사이드(Ti-salicide) 또는 코발트-살리사이드(Co-salicide)가 이용된다.
따라서, 지금까지는 0.35㎛ 이전의 디자인룰(design rule)의 로직 공정과 호환성을 갖는 플랫셀 타입의 마스크롬은 상용화되어 있으나, 0.25㎛ 이하의 로직 공정과 호환성을 가진 플랫셀 공정은 개발되지 않음에 따라 이에 대한 연구가 시급한 실정이다.
종래 기술에 따른 마스크롬 제조 방법을 개략적으로 알아보면, 도 2에 도시된 바와 같이, 메모리셀 어레이 영역의 외곽에 소자분리막을 형성하는 격리공정과,웰 형성공정과, 매몰층 형성 공정과, 메모리셀 어레이 영역 및 주변영역에 게이트절연막 및 게이트 형성 공정과, 메모리셀 어레이 영역에 셀격리용 이온주입 공정과, 주변영역의 게이트에 소오스/드레인 형성 공정과, 코딩 공정과, 세그먼트 셀렉트 영역의 매몰층에 콘택홀 형성 공정과, 비트라인 형성 공정으로 구분된다.
도 3a 내지 도 3f는 도 1의 A-B선과 C-D선을 따라 절단한 절단면으로, 종래기술에 따른 마스크롬의 제조 과정을 보인 공정단면도이다. 도 3a 내지 도 3f 에 있어서, Ⅰ영역은 게이트와 수평한 방향(A-B선)으로 셀을 절단한 공정단면도이고, Ⅱ 및 Ⅲ영역은 게이트와 수직인 방향(C-D선)으로 셀을 절단한 공정단면도이다.
종래 기술에 따른 마스크롬 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 메모리셀 어레이 영역(Ⅰ+Ⅱ)과 주변영역(Ⅲ)이 정의된 기판(100)을 제공한다.
이어서, 상기 기판(100)의 메모리셀 어레이 영역(Ⅳ+Ⅴ) 외곽부분에 로코스(LOCOS) 또는 STI(Shallow Trench Isolation) 등의 공정을 이용하여 소자격리막(103)을 형성한다.
그 다음, 상기 소자격리막(103)을 포함한 기판 상에 이온주입 공정에 의해 웰(well)(102)을 형성한다. 이때, 상기 소자격리막(103) 형성공정과 웰(102) 형성 공정을 순서를 바꾸어서 진행해도 무관하다.
이 후, 도 3b에 도시된 바와 같이, 상기 소자격리막(103) 및 웰(102)이 형성된 기판 전면에 감광막을 도포하고 노광 및 현상하여 소정영역을 개구시키는 제 1감광막 패턴(104)을 형성한다. 이때, 제 1감광막패턴(104)과 기판(100) 사이에 완충산화막(105)이 개재된다.
이어서, 상기 제 1감광막 패턴(104)을 마스크로 하고 상기 소자격리막(103) 및 웰(102)을 포함한 기판(100) 전면에 N타입의 As+이온 주입공정(106)을 진행하여 As+이온층(08)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 제 1감광막 패턴을 제거하고 나서 상기 As+이온층을 포함한 기판에 열처리 공정을 실시하여 As+이온 확산에 의한 매몰층(116)을 형성한다. 이때, 상기 매몰층(116) 형성과 동시에 상기 매몰층(116) 상부에 자연산화막 등의 절연막(112)이 형성된다.
그 다음, 상기 매몰층(116) 및 절연막(112)을 포함한 기판 전면에 실리콘 산화막(122) 및 게이트 형성용 물질층(125)을 차례로 형성한다. 이때, 상기 게이트 형성용 물질층(125)으로는 불순물이 도핑된 다결정실리콘 또는 불순물이 도핑된 비정질실리콘 중 어느 하나의 실리콘층을 이용하고, 그 상부에는 살리사이드 형성용 티타늄, 코발트, 백금 또는 니켈 중 어느 하나를 형성한다.
이 후, 도 3d에 도시된 바와 같이, 상기 결과의 기판 상에 주변영역(Ⅲ) 전체 및 메모리셀 어레이영역(Ⅰ+Ⅱ)의 게이트 형성영역을 덮는 제 2감광막 패턴(134)을 형성한다. 이어, 상기 제 2감광막 패턴(134)을 마스크로 하고 게이트 형성용 물질층 및 실리콘 산화막을 건식 식각하여 메모리셀 어레이영역(Ⅰ+Ⅱ)에 게이트 절연막(123) 및 게이트(125)를 형성한다. 이때, 상기 게이트 형성용 물질층을 식각할 시, 기판의 노출된 실리콘영역(128)은 각각의 메모리셀 채널 간의 간격이 된다.
그 다음, 상기 제 2감광막 패턴(134)을 마스크로 하고 상기 메모리셀 어레이 영역(Ⅰ+Ⅱ)의 채널 간의 간격(128)에 셀 격리를 위한 이온주입 공정(132)을 실시한다.
이어서, 도 3e에 도시된 바와 같이, 제 2감광막 패턴을 제거하고 나서 상기 이온주입 공정이 진행된 기판 상에 메모리셀의 게이트(126) 간의 공간을 채우도록 BPSG의 보호막(130)을 증착한 다음, 상기 보호막(1306)에 에치백(etch back) 또는 화학 기계적 연마(chemical mechnical polishing) 공정을 진행하여 표면을 평탄화시킨다.
그 다음, 도 3f에 도시된 바와 같이, 상기 보호막(130)을 포함한 기판 상에 메모리셀 어레이영역(Ⅰ+Ⅱ) 전체 및 주변영역(Ⅲ)의 게이트 형성영역을 덮는 제 3감광막 패턴(136)을 형성한다.
이 후, 상기 제 3감광막 패턴(136)을 마스크로 하고 상기 주변영역(Ⅲ)의 실리콘 산화막 및 게이트 물질층을 건식 식각하여 게이트 절연막(123) 및 게이트(126)를 형성한다.
이어서, 다시 제 3감광막 패턴을 마스크로 하고 상기 주변영역(Ⅲ)에 해당되는 게이트(126) 양측의 기판에 이온 주입 공정을 실시하여 소오스/드레인(140)을 형성한다.
그 다음, 도 3g에 도시된 바와 같이, 제 3감광막 패턴을 제거하고 나서 주변영역(Ⅲ)의 게이트(126) 측벽에 절연 스페이서(138)를 형성한다.
이 후, 살리사이드 공정을 거쳐서 원하는 부위에만 살리사이드(142)를 형성한다. 이때, 주변영역(Ⅲ)은 게이트(126)와 게이트들 사이의 공간에 살리사이드(142)가 형성되며, 메모리셀 어레이영역(Ⅰ+Ⅱ)은 오직 게이트(126) 위에만 살리사이드(142)가 형성된다.
이어서, 데이터 기록을 위한 데이터 코딩 이온주입을 행하고, 세그먼트 셀렉트 영역(미도시)의 매몰층에 콘택홀(미도시)을 형성하고, 메모리셀의 비트라인(미도시)을 형성하여 플랫셀 타입의 마스크롬 제조를 완료한다.
종래 기술에서는 메모리셀 어레이영역의 게이트 사이에 보호막을 형성한 다음에 살리사이드 공정을 진행함으로써, 주변영역에 비해 디자인 마진이 적은 메모리셀 어레이영역에 갭필 공정을 진행하는데 많은 어려움이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 살리사이드 형성 공정 시 갭필력이 우수한 마스크롬 제조방벙을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 메모리셀 어레이 레이아웃도.
도 2는 종래 기술에 따른 마스크롬 제조 공정 순서도.
도 3a 내지 도 3g는 종래 기술에 따른 마스크롬 제조 과정을 보인 공정단면도.
도 4는 일반적인 메모리셀 어레이 레이아웃도.
도 5a 내지 도 5g는 본 발명에 따른 마스크롬 제조 과정을 보인 공정단면도.
도면의 주요부분에 대한 부호의 설명
상기 목적을 달성하기 위한 본 발명의 마스크롬 제조방법은 메모리셀 어레이영역과 주변영역이 정의된 기판을 제공하는 공정과, 메모리셀 어레이영역과 상기 주변영역 사이에 소자격리막을 형성하는 공정과, 소자격리막이 형성된 기판 전면에 게이트 형성용 물질층을 형성하는 공정과, 메모리셀 어레이영역을 덮고 주변영역의 게이트 형성용 물질층을 선택 식각하여 제 1게이트를 형성하는 공정과, 주변영역의 게이트 측면에 절연 스페이서를 형성하는 공정과, 게이트 및 절연 스페이서를 마스크로 하고 주변영역의 기판에 이온주입을 실시하여 소오스/드레인을 형성하는 공정과. 메모리셀 어레이영역의 게이트 형성용 물질층과 주변영역의 게이트 및 소오스/드레인에 살리사이드를 형성하는 공정과, 주변영역을 덮고 메모리셀 어레이영역의 게이트 형성용 물질층을 선택 식각하여 제 2게이트를 형성하는 공정과, 상기 결과물 상에 보호막을 형성하는 공정을 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 메모리셀 어레이 레이아웃도이다.
본 발명에 따른 플랫셀 타입의 마스크롬 제작 시, 도 4에 도시된 바와 같이,소자격리막(미도시)은 메모리셀 간의 격리를 위해 별도의 LOCOS 또는 STI 공정이 진행되지 않고, 메모리셀 어레이영역(30) 외곽에 진행되어 메모리셀 어레이영역(30) 전체를 감싸는 구조를 가진다. 또한, 메모리 셀의 소오스/드레인(미도시)은 게이트 형성 공정 이전에 형성되는 매몰층(216)이 된다. 상기 매몰층 정션에 대한 콘택홀(250)은 메모리셀 어레이영역(30) 내에는 존재하지 않고 세그먼트 셀렉트 영역(40)에만 존재한다. 상기 매몰층(216)과 직교하는 방향으로는 게이트(226)가 형성된다.
도 5a 내지 도 5g는 도 4의 D-E선과 E-F선을 따라 절단한 절단면으로, 본 발명에 따른 마스크롬의 제조 과정을 보인 공정단면도이다. 상기 도 5a 내지 도 5e에 있어서, Ⅳ영역은 게이트와 수평한 방향(D-E선)으로 셀을 절단한 공정단면도이고, Ⅴ 및 Ⅵ영역은 게이트와 수직인 방향(E-F선)으로 셀을 절단한 공정단면도이다.
본 발명에 따른 마스크롬 제조방법은, 도 5a에 도시된 바와 같이, 먼저, 메모리셀 어레이 영역(Ⅳ+Ⅴ)과 주변영역(Ⅵ)이 정의된 기판(200)을 제공한다. 이어서, 상기 기판(100)의 메모리셀 어레이 영역(Ⅳ+Ⅴ) 외곽부분에 로코스 또는 STI 등의 공정을 이용하여 소자격리막(203)을 형성한 후, 상기 소자격리막(203)을 포함한 기판 상에 이온주입 공정에 의해 웰(202)을 형성한다. 이때, 상기 소자격리막(203) 형성공정과 웰(202) 형성 공정을 순서를 바꾸어서 진행해도 상관없다.
그 다음, 도 5b에 도시된 바와 같이, 상기 소자격리막(203) 및 웰(202)이 형성된 기판 전면에 완충산화막(205)을 형성한 후, 상기 완충산화막(205) 상에 메모리셀 어레이 영역(Ⅳ+Ⅴ)의 소정부위를 개구시키는 제 1감광막 패턴(204)을 형성한다.
이 후, 상기 제 1감광막 패턴(204)을 마스크로 하고 상기 완충산화막(205)을 포함한 기판(200) 전면에 N타입의 As+이온 주입공정(206)을 진행하여 As+이온층 (208)을 형성한다.
이어, 도 5c에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거한다.
그 다음, 상기 As+이온층을 포함한 기판에 열처리 공정을 실시하여 As+이온 확산에 의한 매몰층(216)을 형성한다. 이때, 상기 매몰층(216) 형성과 동시에 상기 매몰층(216) 상부에는 자연산화막 등의 절연막(212)이 형성된다.
그 다음, 상기 결과의 기판 전면에 실리콘 산화막(222) 및 게이트 형성용 물질층(225)을 차례로 형성한다. 이때, 상기 게이트 형성용 물질층(225)은 불순물이 도핑된 다결정실리콘 또는 불순물이 도핑된 비정질실리콘 중 어느 하나의 실리콘층과, 저저항값을 갖는 티타늄(Ti), 코발트(Co), 백금(Pt) 또는 니켈(Ni) 중 어느 하나의 고융점 금속층을 적층하여 형성한다. 또한, 상기 게이트 형성용 물질층(225)은 1500∼3000Å 두께로 형성한다.
이 후, 도 5d에 도시된 바와 같이, 상기 게이트 형성용 물질층(225) 상에 메모리셀 어레이 영역(Ⅳ+Ⅴ) 전체 및 주변영역(Ⅵ)의 게이트 형성영역을 덮는 제 2감광막 패턴(234)을 형성한다. 이어, 상기 제 2감광막 패턴(234)을 마스크로 하고 포토리쏘그라피 공정에 의해 게이트 형성용 물질층 및 실리콘 산화막을 제거하여 상기 주변영역(Ⅵ)에 게이트 절연막(223) 및 게이트(226)를 형성한다.
이어서, 도 5e에 도시된 바와 같이, 상기 제 2감광막 패턴을 제거한다.
그 다음, 상기 주변영역(Ⅵ)의 게이트(226)를 포함한 기판 상에 불순물 도핑 공정을 실시하여 소오스/드레인(240)을 형성한다. 이 후, 상기 소오스/드레인(240)을 포함한 기판 상에 실리콘 질화막을 증착하고, 상기 실리콘 질화막을 에치백하여 주변영역(Ⅵ)의 게이트(226) 측면에 측벽 형상의 절연 스페이서(238)를 형성한다.
이어서, 도 5f에 도시된 바와 같이, 상기 결과물 상에 살리사이드 공정을 거쳐서 메모리셀 어레이 영역(Ⅳ+Ⅴ)의 게이트 형성용 물질층(225) 및 주변영역(Ⅵ)의 게이트(226)와 상기 게이트들 사이의 기판에 살리사이드(242)를 형성한다.
그 다음, 상기 살리사이드(242)를 포함한 기판 상에 주변영역(Ⅵ) 전체 및 메모리셀 어레이 영역(Ⅳ+Ⅴ)의 게이트 형성영역을 덮는 제 3감광막 패턴(236)을형성한다.
이 후, 도 5g에 도시된 바와 같이, 상기 제 3감광막 패턴을 마스크로 하고 포토리쏘그라피 공정에 의해 게이트 형성용 물질층 및 실리콘 산화막을 제거하여 상기 메모리셀 어레이 영역(Ⅳ+Ⅴ)에 게이트 절연막(223) 및 게이트(226)을 형성하고 셀 격리를 위한 이온주입 공정(미도시)을 실시한다. 그 다음, 상기 제 3감광막 패턴을 제거한다. 이 후, 상기 결과물 전면을 덮는 보호막(244)을 형성한다.
이어서, 통상적으로 진행되는 데이터 코딩 이온주입을 행하고, 세그먼트 셀렉트 영역(미도시)의 매몰층에 콘택홀(미도시)을 형성하고, 메모리셀의 비트라인(미도시)을 형성하여 플랫셀 타입의 마스크롬 제조를 완료한다.
이상에서와 같이, 본 발명에서는 디자인 룰이 비교적 큰 주변영역에 먼저 게이트를 형성하고 실리사이드 형성 공정을 진행함으로써, 갭필에 대한 문제를 해결할 수 있으며, 또한 메모리셀의 실리콘 표면에의 살리사이드화를 완전히 막을 수 있으므로 원하는 소자의 구현이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 메모리셀 어레이영역과 주변영역이 정의된 기판을 제공하는 공정과,
    상기 메모리셀 어레이영역과 상기 주변영역 사이에 소자격리막을 형성하는 공정과,
    상기 소자격리막이 형성된 기판 전면에 게이트 형성용 물질층을 형성하는 공정과,
    상기 메모리셀 어레이영역을 덮고 상기 주변영역의 게이트 형성용 물질층을 선택 식각하여 제 1게이트를 형성하는 공정과,
    상기 주변영역의 게이트 측면에 절연 스페이서를 형성하는 공정과,
    상기 게이트 및 절연 스페이서를 마스크로 하고 상기 주변영역의 기판에 이온주입을 실시하여 소오스/드레인을 형성하는 공정과.
    상기 잔류된 메모리셀 어레이영역의 게이트 형성용 물질층과 상기 주변영역의 게이트 및 소오스/드레인에 살리사이드를 형성하는 공정과,
    상기 주변영역을 덮고 상기 메모리셀 어레이영역의 게이트 형성용 물질층을 선택 식각하여 제 2게이트를 형성하는 공정과,
    상기 결과물 상에 보호막을 형성하는 공정을 포함한 것을 특징으로 하는 마스크롬 제조방법.
  2. 제 1항에 있어서, 상기 게이트 형성용 물질층은 1500∼3000Å 두께로 형성하는 것을 특징으로 하는 마스크롬 제조방법.
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