JP2003203995A - マスクロムの製造方法 - Google Patents

マスクロムの製造方法

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JP2003203995A JP2002378268A JP2002378268A JP2003203995A JP 2003203995 A JP2003203995 A JP 2003203995A JP 2002378268 A JP2002378268 A JP 2002378268A JP 2002378268 A JP2002378268 A JP 2002378268A JP 2003203995 A JP2003203995 A JP 2003203995A
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JP2002378268A
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錫 銖 金
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Tobu Denshi KK
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    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
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    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
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Abstract

(57)【要約】 【課題】 ロジック工程で使用するデュアルゲート
工程及びシリサイド工程をフラットセルタイプのマスク
ロムに適用できるマスクロムの製造方法を提供する。 【解決手段】 本発明のマスクロムの製造方法は、メモ
リセルアレイ領域と周辺領域とが定義された基板200を
提供する工程と、素子分離膜202を形成する工程と、基
板200の全面に物質層を形成する工程と、周辺領域の物
質層の所定の部分を蝕刻し第１ゲート226を形成する工
程と、ゲート226側面に絶縁スペーサ238を形成する工程
と、周辺領域にソース/ドレイン240を形成する工程と、
メモリセルアレイ領域の物質層と周辺領域のゲート226
及びソース/ドレイン240にシリサイド242を形成する工
程と、メモリセルアレイ領域の物質層の所定の部分を蝕
刻し第２ゲート226を形成する工程と、結果物上に保護
膜244を形成する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマスクロム(mask RO
M)製造方法に関するものであり、より詳細にはロジック
(logic)工程で使用されるデュアルゲート(dual gate)工
程及びシリサイド(salicide)工程をフラットセル(flat
cell)タイプのマスクロムに適用することができるマス
クロムの製造方法に関するものである。
【０００２】
【従来の技術】一般的に知られるように、マスクロムは
不揮発性素子の一種であり、素子分離工程、メタル(met
al)工程またはメモリセルのチャンネル領域(channel re
gion)に対するイオン注入工程等のようにマスクロムの
製造にマスク工程を適用する。イオン注入工程を例にし
て説明すると、イオン注入を実施したメモリセル(memor
y cell)とイオン注入を実施しなかったメモリセルの間
で閾値電圧差が発生する。このような閾値電圧の差異を
利用してデータ(data)を判別して必要な情報を記録す
る。
【０００３】図１は一般的なセルアレイのレイアウト図
である。図１に示すフラットセルタイプのマスクロム
は、ロジック工程を利用して制作される最も一般的なマ
スクロムである。
【０００４】前記フラットセルタイプのマスクロムの製
作は、図１に示すように、メモリセル間の分離のために
別途LOCOS（Local Oxidation of Silicon）またはSTI
（Shallow Trench Isolation）工程を進行せずに、メモ
リセルアレイ領域10の全体を囲む構造を有するように、
分離工程をメモリセルアレイ領域(array region)10の外
郭に進行する。メモリセルのソース/ドレイン(source/d
rain)ジャンクションはゲート工程以前に形成される埋
没層116であり、前記ジャンクション間の隔離は必要で
ない。前記埋没層またはジャンクションに対するコンタ
クトホール150はメモリセルアレイ領域10内には存在せ
ずに、セグメントセレクト領域(segment select regio
n)20のみに存在する。また、埋没層またはジャンクショ
ンと直交する方向にゲート126が形成され、前記ゲート1
26の幅はメモリセルのチャンネル幅になる。
【０００５】したがって、フラットセルタイプのマスク
ロムは、前記で言及したように、メモリセル内に分離パ
ターンとコンタクトホールがないために、メモリセルの
大きさが4F2(Fはフォトリソグラフィ(photolithograph
y)の最小線幅を意味する)程度になるために高集積化が
可能であり、工程が単純で製造費用が低廉である。
【０００６】このような長所を有したフラットセルタイ
プのマスクロムを0.35μm以前のデザインルール(design
rule)のロジック工程を利用して製作する場合、1)分離
工程はロコス(LOCOS)により進行され、2)ゲート形成用
の物質としてNタイプの不純物がドーピングされた多結
晶シリコンとチタニウム-シリサイド(Ti-Salicide)また
はタングステン-ポリサイド(tungsten-polycide)を利用
し、3)ソース/ドレインジャンクション(junction)とし
て、ゲート形成用の物質と同一のチタニウムシリサイド
を利用する。
【０００７】また、前記フラットセルタイプのマスクロ
ムを0.25μm以下のデザインルールのロジック工程を利
用して製作する場合、1)分離工程はトレンチ(STI)によ
りメモリセルアレイ領域全体を囲む形態で進行され、2)
ゲート形成用の物質として、チタニウム-シリサイド(Ti
-salicide)またはコバルト-シリサイド(Co-salicide)を
利用し、3)ソース/ドレインジャンクションとして、ゲ
ート形成用の物質と同一のチタニウム-シリサイド(Ti-s
alicide)またはコバルト-シリサイド(Co-salicide)を利
用する。
【０００８】したがって、今までは0.35μm以前のデザ
インルール(design rule)のロジック工程と互換性を有
するフラットセルタイプのマスクロムは商用化されてい
るが、0.25μm以下のデザインルールのロジック工程と
互換性を有したフラットセルの製造工程は開発されてい
ない。これによって、0.25μm以下のデザインルールの
ロジック工程に対する研究が至急な実情である。
【０００９】従来技術によるマスクロムの製造方法を概
略的に説明すると、図２に示すように、メモリセルアレ
イ領域の外郭に素子分離膜を形成する隔離工程と、ウェ
ル形成工程と、埋没層形成工程と、メモリセルアレイ領
域及び周辺領域に対するゲート絶縁膜及びゲート形成工
程と、メモリセルアレイ領域に対するセル分離用のイオ
ン注入工程と、周辺領域のゲートに対するソース/ドレ
イン形成工程と、コーディング工程と、セグメントセレ
クト領域の埋没層に対するコンタクトホール形成工程
と、ビットライン形成工程を有する。
【００１０】図３ないし図９は図１のＡ-Ｂ線とＢ-Ｃ線
に沿って切断した切断面であり、従来技術によるマスク
ロムの製造過程を示す工程断面図である。図３ないし図
９において、領域Iはゲートと水平な方向(例えば、Ａ-
Ｂ線に沿って)にセルを切断した工程断面図であり、領
域II及びIIIはゲートと垂直である方向(例えば、Ｂ-Ｃ
線に沿って)にセルを切断した工程断面図である。
【００１１】従来技術によるマスクロムの製造方法は、
図３に示すように、まず、メモリセルアレイ領域(I+II)
と周辺領域(III)が定義された基板100を提供する。
【００１２】次に、基板100のメモリセルアレイ領域(I+
II)の外郭部分にロコス(LOCOS)またはSTI(Shallow Tren
ch Isolation)などの工程を利用して素子分離膜102を形
成する。
【００１３】その後、素子分離膜102を含む基板100上に
イオン注入工程を進行して、ウェル(well)103を形成す
る。この時、素子分離膜102の形成工程とウェル103形成
工程の順序を変えて進行しても構わない。
【００１４】この後、図４に示すように、素子分離膜10
2及びウェル103が形成された基板の表面に感光膜を塗布
し、露光及び現像して所定領域を開口させる第1の感光
膜パターン104を形成する。この時、第1の感光膜パター
ン104と基板100との間に緩衝酸化膜105が介在される。
【００１５】次に、前記第1の感光膜パターン104をマス
クとして利用し、素子分離膜102及びウェル103を含んだ
基板100の全面にNタイプのAs+イオン注入工程106を進行
してAs+イオン層108を形成する。
【００１６】その後、図５に示すように、第1の感光膜
パターンを除去した後、前記As+イオン層を含む基板に
熱処理工程を実施してAs+イオン拡散による埋没層116を
形成する。この時、前記埋没層116の形成と同時に前記
埋没層116の上部に自然酸化膜などの絶縁膜112が形成さ
れる。
【００１７】その後、埋没層116及び絶縁膜112を含む基
板の全面にシリコン酸化膜122及びゲート形成用の物質
層125を順に形成する。この時、前記ゲート形成用の物
質層125は、不純物がドーピングされた多結晶シリコン
または不純物がドーピングされた非晶質シリコンのうち
いずれか一つのシリコン層と、その上部にシリサイド形
成用のチタニウム、コバルト、白金またはニッケルのう
ちいずれか一つを用いて金属層を形成する。
【００１８】この後、図６に示すように、前記結果の基
板上に周辺領域(III)全体及びメモリセルアレイ領域(I+
II)のゲート形成領域を覆う第2の感光膜パターン134を
形成する。続いて、第2の感光膜パターン134をマスクと
して利用し、ゲート形成用の物質層及びシリコン酸化膜
を乾式蝕刻してメモリセルアレイ領域(I+II)にゲート絶
縁膜123及びゲート126を形成する。この時、前記ゲート
形成用の物質層を蝕刻する時、基板の露出されたシリコ
ン領域128はそれぞれのメモリセルチャンネル間の間隔
になる。
【００１９】その後、第2の感光膜パターン134をマスク
として利用し、前記メモリセルアレイ領域(I+II）のチ
ャンネル間の間隔128にセル分離のためのイオン注入工
程132を実施する。
【００２０】次に、図７に示すように、第2の感光膜パ
ターンを除去した後に、前記イオン注入工程が進行され
た基板上に、メモリセルのゲート126間の空間を満たす
ようにBPSGの保護膜130を蒸着する。その後、保護膜130
にエッチバック(etch back)または化学機械的錬磨(chem
ical mechnical polishing)工程を進行して表面を平坦
化させる（ギャップフィル(gapfill)工程）。
【００２１】その後、図８に示すように、保護膜130を
含む基板上に、メモリセルアレイ領域(I+II)全体及び周
辺領域(III）のゲート形成領域を覆う第3の感光膜パタ
ーン136を形成する。
【００２２】この後、第3の感光膜パターン136をマスク
として利用し、前記周辺領域(III）のシリコン酸化膜及
びゲート物質層を乾式蝕刻してゲート絶縁膜123及びゲ
ート126を形成する。
【００２３】次に、再び第3の感光膜パターンをマスク
として利用し、前記周辺領域(III)に該当するゲート126
の両側の基板にイオン注入工程を実施してソース/ドレ
イン140を形成する。
【００２４】その後、図９に示すように、第3の感光膜
パターンを除去した後に周辺領域(III)のゲート126の側
壁に絶縁スペーサ138を形成する。
【００２５】この後、シリサイド工程を経て望みの部位
のみシリサイド142を形成する。この時、周辺領域(III)
はゲート126の間の空間にシリサイド142が形成され、メ
モリセルアレイ領域(I+II)ではゲート126上にのみシリ
サイド(142)が形成される。
【００２６】次に、データ記録のためのデータコーディ
ングイオン注入を行なって、セグメントセレクト領域
(図示せず)の埋没層にコンタクトホール(図示せず)を形
成し、メモリセルのビットライン(図示せず)を形成して
フラットセルタイプのマスクロムの製造を完了する。
【００２７】
【発明が解決しようとする課題】従来技術では、メモリ
セルアレイ領域のゲートの間に保護膜を形成した後にシ
リサイド工程を進行する。このため、周辺領域に比べて
デザインマージンが少ないメモリセルアレイ領域にギャ
ップフィル工程を進行するには、ゲートの間に保護膜が
完全に充填されず隙間や切れ目が生じたり、保護膜上に
シリサイドが形成されたりする問題があり、これらの解
決には多くの困難があった。
【００２８】本発明は前記従来の問題点を解決するため
に案出されたものであり、シリサイド形成工程時のギャ
ップフィル力が優秀なマスクロムの製造方法を提供する
ことにその目的がある。
【００２９】
【課題を解決するための手段】前記目的を達成するため
の本発明のマスクロムの製造方法は、メモリセルアレイ
領域と周辺領域が定義された基板を提供する工程と、メ
モリセルアレイ領域と前記周辺領域との間に素子分離膜
を形成する工程と、素子分離膜が形成された基板の全面
にゲート形成用の物質層を形成する工程と、メモリセル
アレイ領域を覆って周辺領域のゲート形成用の物質層の
所定の部分を蝕刻して第1のゲートを形成する工程と、
周辺領域のゲート側面に絶縁スペーサを形成する工程
と、ゲート及び絶縁スペーサをマスクとして周辺領域の
基板にイオン注入を実施してソース/ドレインを形成す
る工程と、メモリセルアレイ領域のゲート形成用の物質
層と周辺領域のゲート及びソース/ドレインにシリサイ
ドを形成する工程と、周辺領域を覆ってメモリセルアレ
イ領域のゲート形成用の物質層の所定の部分を蝕刻して
第2のゲートを形成する工程と、前記結果物上に保護膜
を形成する工程を含むことを特徴とする。
【００３０】以上のような本発明の目的と別の特徴及び
長所などは次に参照する本発明の好適な実施例に対する
以下の説明から明確になるであろう。
【００３１】
【発明の実施の形態】以下、本発明の望ましい実施例を
添付された図面を参照して詳細に説明する。また、実施
例を説明するためのすべての図面で同一な機能を有する
ものは同一の符号を使用してその反復的な説明は省略す
る。
【００３２】図１０は本発明によるメモリセルアレイの
レイアウト図である。本発明によるフラットセルタイプ
のマスクロムの製作は、図１０に示すように、メモリセ
ル間の分離のために別途LOCOSまたはSTI工程を進行せず
に、素子分離膜(図示せず)をメモリセルアレイ領域30の
外郭に形成して、メモリセルアレイ領域30全体を囲む構
造を有する。また、メモリセルのソース/ドレイン(図示
せず)はゲート形成工程以前に形成される埋没層216にな
る。埋没層ジャンクションに対するコンタクトホール25
0はメモリセルアレイ領域30内には存在せずに、セグメ
ントセレクト領域40のみに存在する。前記埋没層216と
直交する方向にはゲート226が形成される。
【００３３】図１１ないし図１７は図１０のＤ-Ｅ線と
Ｅ-Ｆ線に沿って切断した切断面であり、本発明による
マスクロムの製造過程を示す断面図である。前記図１１
ないし図１５において、領域IVはゲートと水平な方向
(例えば、Ｄ-Ｅ線に沿って)でセルを切断した断面図で
あり、領域V及びVIはゲートと垂直である方向(例えば、
Ｅ-Ｆ線に沿って)にセルを切断した断面図である。
【００３４】本発明によるマスクロムの製造方法は、図
１１に示すように、まず、メモリセルアレイ領域(IV+V)
と周辺領域(VI)が定義された基板200を提供する。次
に、基板200のメモリセルアレイ領域(IV+V)の外郭部分
にロコスまたはSTIなどの工程を利用して素子分離膜202
を形成した後、素子分離膜202を含む基板上にイオン注
入工程を進行して、ウェル203を形成する。この時、素
子分離膜202の形成工程とウェル203の形成工程を順序を
変えて進行しても構わない。
【００３５】その後、図１２に示すように、素子分離膜
202及びウェル203が形成された基板の全面に緩衝酸化膜
205を形成した後、緩衝酸化膜205上にメモリセルアレイ
領域(IV+V）の所定部位を開口させる第1の感光膜パター
ン204を形成する。
【００３６】この後、第1の感光膜パターン204をマスク
として利用し、緩衝酸化膜205を含む基板200の全面にN
タイプのAs+イオン注入工程206を進行してAs+イオン層2
08を形成する。
【００３７】続いて、図１３に示すように、前記第1の
感光膜パターンを除去する。
【００３８】その後、前記As+イオン層を含む基板に熱
処理工程を実施してAs+イオン拡散による埋没層216を形
成する。この時、前記埋没層216の形成と同時に前記埋
没層216の上部に自然酸化膜などの絶縁膜212が形成され
る。
【００３９】その後、前記結果の基板の全面にシリコン
酸化膜222及びゲート形成用の物質層225を順に形成す
る。この時、前記ゲート形成用の物質層225は不純物が
ドーピングされた多結晶シリコンまたは不純物がドーピ
ングされた非晶質シリコンのうちいずれか一つのシリコ
ン層と、低抵抗値を有するチタニウム(Ti)、コバルト(C
o)、白金(Pt)またはニッケル(Ni)のうちいずれか一つの
高融点金属層を積層して形成する。また、前記ゲート形
成用の物質層225は1500〜3000Å厚さで形成する。
【００４０】この後、図１４に示すように、ゲート形成
用の物質層225上にメモリセルアレイ領域(IV+V)全体及
び周辺領域(VI）のゲート形成領域を覆う第2の感光膜パ
ターン234を形成する。続いて、第2の感光膜パターン23
4をマスクとして利用し、フォトリソグラフィ工程によ
りゲート形成用の物質層及びシリコン酸化膜を除去して
前記周辺領域(VI)にゲート絶縁膜223及びゲート226（第
１のゲート）を形成する。
【００４１】次に、図１５に示すように、第2の感光膜
パターンを除去する。その後、前記周辺領域(VI)にゲー
ト226を含む基板上に不純物ドーピング工程を実施し、
ソース/ドレイン240を形成する。この後、ソース/ドレ
イン240を含む基板上にシリコン窒化膜を蒸着し、前記
シリコン窒化膜をエッチバックして周辺領域(VI)のゲー
ト226の側面に側壁形状の絶縁スペーサ238を形成する。
【００４２】次に、図１６に示すように、前記結果物上
にシリサイド工程を経てメモリセルアレイ領域(IV+V)の
ゲート形成用の物質層225及び周辺領域(VI)のゲート226
上及びその間の基板にシリサイド242を形成する。
【００４３】その後、シリサイド242を含む基板上に周
辺領域(VI)全体及びメモリセルアレイ領域(IV+V)のゲー
トの形成領域を覆う第3の感光膜パターン236を形成す
る。
【００４４】この後、図１７に示すように、前記第3の
感光膜パターンをマスクとして利用し、フォトリソグラ
フィ工程によりゲート形成用の物質層及びシリコン酸化
膜を除去し、前記メモリセルアレイ領域(IV+V)にゲート
絶縁膜223及びゲート226（第２のゲート）を形成してセ
ル分離のためのイオン注入工程（図示せず）を実施す
る。その後、第3の感光膜パターンを除去する。この
後、前記結果物の全面を覆う保護膜244を形成する。
【００４５】次に、通常的に進行されるデータコーディ
ングイオン注入を行なって、セグメントセレクト領域
(図示せず)の埋没層にコンタクトホール(図示せず)を形
成し、メモリセルのビットライン(図示せず)を形成して
フラットセルタイプのマスクロムの製造を完了する。
【００４６】
【発明の効果】以上のように、本発明ではデザインルー
ルの比較的大きい周辺領域にまずゲートを形成し、その
後シリサイド形成工程を進行することによって、ギャッ
プフィルに対する問題を解決することができる。つま
り、シリサイド形成工程においてゲートの間隔が狭い場
合には、ギャップフィル工程及びシリサイド形成工程を
実施するのは困難であるが、メモリセルの領域を保護膜
で覆い、ゲート電極だけを露出させた状態でシリサイド
形成工程を実行することによって、シリサイドはゲート
電極の上面にのみ形成される。また、メモリセルのシリ
コン表面へのシリサイド化を完全に防止することができ
るために望みの素子の具現が可能である。
【００４７】その他、本発明はその要旨を逸脱しない範
囲で多様に変更して実施することができる。
【図面の簡単な説明】
【図１】従来技術によるメモリセルアレイのレイアウト
図である
【図２】従来技術によるマスクロムの製造工程を表すフ
ローチャートである
【図３】従来技術によるマスクロムの製造過程を示す断
面図である
【図４】従来技術によるマスクロムの製造過程を示す断
面図である
【図５】従来技術によるマスクロムの製造過程を示す断
面図である
【図６】従来技術によるマスクロムの製造過程を示す断
面図である
【図７】従来技術によるマスクロムの製造過程を示す断
面図である
【図８】従来技術によるマスクロムの製造過程を示す断
面図である
【図９】従来技術によるマスクロムの製造過程を示す断
面図である
【図１０】一般的なメモリセルアレイのレイアウト図で
ある
【図１１】本発明によるマスクロムの製造過程を示す断
面図である
【図１２】本発明によるマスクロムの製造過程を示す断
面図である
【図１３】本発明によるマスクロムの製造過程を示す断
面図である
【図１４】本発明によるマスクロムの製造過程を示す断
面図である
【図１５】本発明によるマスクロムの製造過程を示す断
面図である
【図１６】本発明によるマスクロムの製造過程を示す断
面図である
【図１７】本発明によるマスクロムの製造過程を示す断
面図である
【符号の説明】
１０、３０ メモリセルアレイ領域 ２０、４０ セグメントセレクト領域 １００、２００ 基板 １０２、２０２ 素子分離膜 １０３、２０３ ウェル １０４、２０４ 第１の感光膜パターン １０５、２０５ 緩衝酸化膜 １０６、２０６ NタイプのAs+イオン注入工程 １０８、２０８ As+イオン層 １１２、２１２ 絶縁膜 １１６、２１６ 埋没層 １２２、２２２ シリコン酸化膜 １２３、２２３ ゲート絶縁膜 １２５、２２５ ゲート形成用の物質層 １２６、２２６ ゲート １２８ シリコン領域 １３０、２４４ 保護膜 １３２ セル分離のためのイオン注入工程 １３４、２３４ 第２の感光膜パターン １３６、２３６ 第３の感光膜パターン １３８、２３８ 絶縁スペーサ １４０、２４０ ソース/ドレイン １４２、２４２ シリサイド １５０、２５０ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB04 BB05 BB06 BB25 BB40 CC05 DD02 DD78 DD84 EE09 EE17 FF14 GG16 5F083 CR02 GA09 GA27 JA33 JA35 JA38 JA39 JA53 NA01 PR39 PR40 PR43 PR44 PR53 PR54 ZA06

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイ領域と周辺領域とが定
    義された基板を提供する工程と、 前記メモリセルアレイ領域と前記周辺領域との間に素子
    分離膜を形成する工程と、 前記素子分離膜が形成された前記基板の全面にゲート形
    成用の物質層を形成する工程と、 前記メモリセルアレイ領域を覆って前記周辺領域のゲー
    ト形成用の物質層の所定の部分を蝕刻して第1のゲート
    を形成する工程と、 前記周辺領域のゲート側面に絶縁スペーサを形成する工
    程と、 前記ゲート及び絶縁スペーサをマスクとして前記周辺領
    域の基板にイオン注入を実施してソース/ドレインを形
    成する工程と、 前記メモリセルアレイ領域のゲート形成用の物質層と前
    記周辺領域のゲート及びソース/ドレインにシリサイド
    を形成する工程と、 前記周辺領域を覆って前記メモリセルアレイ領域のゲー
    ト形成用の物質層の所定の部分を蝕刻して第2のゲート
    を形成する工程と、 前記結果物上に保護膜を形成する工程を含むことを特徴
    とするマスクロムの製造方法。
  2. 【請求項２】 前記ゲート形成用の物質層は1500〜3000
    Å厚さで形成することを特徴とする請求項１に記載のマ
    スクロムの製造方法。
  3. 【請求項３】 前記ゲート形成用の物質層は不純物がド
    ーピングされた多結晶シリコンまたは不純物がドーピン
    グされた非晶質シリコンのうちいずれか一つのシリコン
    層を利用することを特徴とする請求項１に記載のマスク
    ロムの製造方法。
  4. 【請求項４】 前記ゲート形成用の物質層は低抵抗値を
    有するチタニウム(Ti)、コバルト(Co)、白金(Pt)及びニ
    ッケル(Ni)のうちいずれか一つの高融点金属層を利用す
    ることを特徴とする請求項１に記載のマスクロムの製造
    方法。
  5. 【請求項５】 前記絶縁スペーサはシリコン窒化膜を利
    用することを特徴とする請求項１に記載のマスクロムの
    製造方法。
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