JPH0697276A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697276A JPH0697276A JP24095392A JP24095392A JPH0697276A JP H0697276 A JPH0697276 A JP H0697276A JP 24095392 A JP24095392 A JP 24095392A JP 24095392 A JP24095392 A JP 24095392A JP H0697276 A JPH0697276 A JP H0697276A
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- Japan
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- channel stopper
- film
- semiconductor device
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Abstract
(57)【要約】
【目的】駆動能力が高く、トランジスタの高速化が達成
され、且つ、高集積化が向上した半導体装置を工程を増
やすことなく製造する方法を提供する。 【構成】半導体基板１の素子領域に対応する部分に、耐
酸化性膜３を形成し、前記耐酸化性膜３をマスクとし
て、前記半導体基板１表面に対して斜めの方向からチャ
ネルストッパイオンを打ち込む。
され、且つ、高集積化が向上した半導体装置を工程を増
やすことなく製造する方法を提供する。 【構成】半導体基板１の素子領域に対応する部分に、耐
酸化性膜３を形成し、前記耐酸化性膜３をマスクとし
て、前記半導体基板１表面に対して斜めの方向からチャ
ネルストッパイオンを打ち込む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、駆動能力が高く、トランジスタの高速化
が達成され、且つ、高集積化が向上した半導体装置を製
造する方法に関する。
に係り、特に、駆動能力が高く、トランジスタの高速化
が達成され、且つ、高集積化が向上した半導体装置を製
造する方法に関する。
【０００２】
【従来の技術】従来から、各々のディバイスをチップ上
で互いに電気的に絶縁・分離する方法として、選択酸化
膜による素子間分離が行われている。近年では、半導体
素子や集積回路素子は、その素子特性の向上と高集積化
のため、素子の微細化が要求されてきている。そして、
このためには、前記素子間分離に必要な面積をできるだ
け小さくして、チップ面積を素子領域のために有効に使
用することが重要な要件となっている。
で互いに電気的に絶縁・分離する方法として、選択酸化
膜による素子間分離が行われている。近年では、半導体
素子や集積回路素子は、その素子特性の向上と高集積化
のため、素子の微細化が要求されてきている。そして、
このためには、前記素子間分離に必要な面積をできるだ
け小さくして、チップ面積を素子領域のために有効に使
用することが重要な要件となっている。
【０００３】従来の素子分離法の主流である選択酸化法
（ＬＯＣＯＳ法）は、通常、半導体基板上の素子領域に
対応する部分に、耐酸化性膜を形成し、これをマスクと
して当該半導体基板表面に対して垂直方向からチャネル
ストッパイオンを打ち込んだ後、選択酸化を行い、素子
分離領域に選択酸化膜を形成し、素子間分離を行ってい
る。
（ＬＯＣＯＳ法）は、通常、半導体基板上の素子領域に
対応する部分に、耐酸化性膜を形成し、これをマスクと
して当該半導体基板表面に対して垂直方向からチャネル
ストッパイオンを打ち込んだ後、選択酸化を行い、素子
分離領域に選択酸化膜を形成し、素子間分離を行ってい
る。
【０００４】しかしながら、この従来法では、素子領域
に選択酸化膜が鳥のくちばし状に侵入する、いわゆる
「バーズビーク」が発生し、素子領域の有効面積が減少
するという問題があった。また、前記チャネルストッパ
イオンは、選択酸化時の高温雰囲気下で横方向（素子領
域方向）にも拡散する。即ち、打ち込み直後のチャネル
ストッパイオンは、選択酸化膜開口部の下部にのみ分布
しているが、後の熱工程により横方向に拡散し、チャネ
ルストッパ層の先端は、素子領域の下に入り込んでしま
う。従って、素子領域はさらに減少し、駆動能力が低下
してしまうという問題があった。また、チャネル幅の狭
いトランジスタでは、しきい値電圧が上昇するという問
題も生じる。
に選択酸化膜が鳥のくちばし状に侵入する、いわゆる
「バーズビーク」が発生し、素子領域の有効面積が減少
するという問題があった。また、前記チャネルストッパ
イオンは、選択酸化時の高温雰囲気下で横方向（素子領
域方向）にも拡散する。即ち、打ち込み直後のチャネル
ストッパイオンは、選択酸化膜開口部の下部にのみ分布
しているが、後の熱工程により横方向に拡散し、チャネ
ルストッパ層の先端は、素子領域の下に入り込んでしま
う。従って、素子領域はさらに減少し、駆動能力が低下
してしまうという問題があった。また、チャネル幅の狭
いトランジスタでは、しきい値電圧が上昇するという問
題も生じる。
【０００５】そこで、より広い素子領域を確保するため
に、例えば、耐酸化性マスクとなるシリコン窒化膜の膜
厚を厚くすると共に、当該シリコン窒化膜下に形成する
熱酸化膜（パッド酸化膜）の膜厚を薄くすることで、厚
いシリコン窒化膜で選択酸化膜端部の酸化膜成長を抑制
し、バーズビークを小さくする第１の従来例が紹介され
ている。
に、例えば、耐酸化性マスクとなるシリコン窒化膜の膜
厚を厚くすると共に、当該シリコン窒化膜下に形成する
熱酸化膜（パッド酸化膜）の膜厚を薄くすることで、厚
いシリコン窒化膜で選択酸化膜端部の酸化膜成長を抑制
し、バーズビークを小さくする第１の従来例が紹介され
ている。
【０００６】また、耐酸化性マスクを形成した後に、当
該耐酸化性マスクの側壁にサイドウォールを形成し、こ
れをマスクとしてチャネルストッパイオンを打ち込み、
当該チャネルストッパイオンが打ち込まれる領域をサイ
ドウォールにより狭くすることで、横方向の拡散を抑制
する第２の従来例も紹介されている。
該耐酸化性マスクの側壁にサイドウォールを形成し、こ
れをマスクとしてチャネルストッパイオンを打ち込み、
当該チャネルストッパイオンが打ち込まれる領域をサイ
ドウォールにより狭くすることで、横方向の拡散を抑制
する第２の従来例も紹介されている。
【０００７】
【発明が解決しようとする課題】しかしながら、前記第
１の従来例では、チャネルストッパイオンが打ち込まれ
る領域は、前記耐酸化性マスクの開口部により一義的に
決定されてしまう。従って、特に記憶素子のような狭チ
ャネル（素子領域幅の狭い）トランジスタでは、チャネ
ル端での表面濃度が高くなり、全体としてトランジスタ
のしきい値電圧が上昇し、オン電流低下、即ち、駆動能
力が低下するという問題があった。
１の従来例では、チャネルストッパイオンが打ち込まれ
る領域は、前記耐酸化性マスクの開口部により一義的に
決定されてしまう。従って、特に記憶素子のような狭チ
ャネル（素子領域幅の狭い）トランジスタでは、チャネ
ル端での表面濃度が高くなり、全体としてトランジスタ
のしきい値電圧が上昇し、オン電流低下、即ち、駆動能
力が低下するという問題があった。
【０００８】さらに、チャネルストッパイオンが高濃度
で分布する領域が、トランジスタの素子領域であるソー
ス及びドレインと近接して形成されるため、接合容量が
増加してトランジスタのスイッチングスピードを低下さ
せるという問題もあった。また、前記第２の従来例で
は、チャネルストッパイオンを打ち込む前に、前記耐酸
化性マスクにサイドウォールを形成しなければならず、
このための工程が増加するため、生産性が低下すると共
に、製造コストが増大するという問題があった。
で分布する領域が、トランジスタの素子領域であるソー
ス及びドレインと近接して形成されるため、接合容量が
増加してトランジスタのスイッチングスピードを低下さ
せるという問題もあった。また、前記第２の従来例で
は、チャネルストッパイオンを打ち込む前に、前記耐酸
化性マスクにサイドウォールを形成しなければならず、
このための工程が増加するため、生産性が低下すると共
に、製造コストが増大するという問題があった。
【０００９】本発明は、このような問題を解決すること
を課題とするものであり、駆動能力が高く、トランジス
タの高速化が達成され、且つ、高集積化が向上した半導
体装置を工程を増やすことなく製造する方法を提供する
ことを目的とする。
を課題とするものであり、駆動能力が高く、トランジス
タの高速化が達成され、且つ、高集積化が向上した半導
体装置を工程を増やすことなく製造する方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板の素子分離領域に形成した選
択酸化膜下に、チャネルストッパ層を形成する半導体装
置の製造方法において、前記半導体基板の素子領域に対
応する部分に、耐酸化性膜を形成する第１工程と、前記
耐酸化性膜をマスクとして、前記半導体基板表面に対し
て斜めの方向からチャネルストッパイオンを打ち込む第
２工程と、を含むことを特徴とする半導体装置の製造方
法を提供するものである。
め、本発明は、半導体基板の素子分離領域に形成した選
択酸化膜下に、チャネルストッパ層を形成する半導体装
置の製造方法において、前記半導体基板の素子領域に対
応する部分に、耐酸化性膜を形成する第１工程と、前記
耐酸化性膜をマスクとして、前記半導体基板表面に対し
て斜めの方向からチャネルストッパイオンを打ち込む第
２工程と、を含むことを特徴とする半導体装置の製造方
法を提供するものである。
【００１１】そして、前記チャネルストッパイオンを、
オリエンテーション・フラットに対して平行な一方向で
あって前記半導体基板表面に対して斜めの方向、オリエ
ンテーション・フラットに対して垂直な一方向であって
当該半導体基板表面に対して斜めの方向、の少なくとも
一方向から打ち込むことを特徴とする半導体装置の製造
方法を提供するものである。
オリエンテーション・フラットに対して平行な一方向で
あって前記半導体基板表面に対して斜めの方向、オリエ
ンテーション・フラットに対して垂直な一方向であって
当該半導体基板表面に対して斜めの方向、の少なくとも
一方向から打ち込むことを特徴とする半導体装置の製造
方法を提供するものである。
【００１２】
【作用】本発明によれば、半導体基板の素子領域に対応
する部分に、耐酸化性膜を形成し、これをマスクとして
当該半導体基板表面に対して斜めの方向からチャネルス
トッパイオンを打ち込むことで、前記耐酸化性膜の開口
部の中心部では、当該チャネルストッパイオンの濃度を
その周辺部分（素子領域近傍）よりも高くすることがで
きる。従って、前記耐酸化性膜の膜厚、チャネルストッ
パイオンの打ち込み方向及び打ち込みエネルギーを調整
することで、後に行う熱処理工程で、前記チャネルスト
ッパイオンが横方向に拡散しても、素子領域への入り込
みを抑制することができる。このため、素子領域の有効
面積の減少を抑え、安定した駆動能力が得られると共
に、しきい値電圧の上昇を抑制することができる。
する部分に、耐酸化性膜を形成し、これをマスクとして
当該半導体基板表面に対して斜めの方向からチャネルス
トッパイオンを打ち込むことで、前記耐酸化性膜の開口
部の中心部では、当該チャネルストッパイオンの濃度を
その周辺部分（素子領域近傍）よりも高くすることがで
きる。従って、前記耐酸化性膜の膜厚、チャネルストッ
パイオンの打ち込み方向及び打ち込みエネルギーを調整
することで、後に行う熱処理工程で、前記チャネルスト
ッパイオンが横方向に拡散しても、素子領域への入り込
みを抑制することができる。このため、素子領域の有効
面積の減少を抑え、安定した駆動能力が得られると共
に、しきい値電圧の上昇を抑制することができる。
【００１３】また、前記チャネルストッパイオンを、オ
リエンテーション・フラットに対して平行な一方向であ
って前記半導体基板表面に対して斜めの方向、オリエン
テーション・フラットに対して垂直な一方向であって当
該半導体基板表面に対して斜めの方向、の少なくとも一
方向から打ち込むことで、特定の方向に配置された特に
狭い素子領域しか備えない半導体装置の有効面積の減少
を抑制して駆動能力の安定化を図ることができる。ま
た、他方向に配置された素子に関しては、素子分離特性
を従来と同様に高く保つ構造を有する半導体装置の製造
が可能となる。
リエンテーション・フラットに対して平行な一方向であ
って前記半導体基板表面に対して斜めの方向、オリエン
テーション・フラットに対して垂直な一方向であって当
該半導体基板表面に対して斜めの方向、の少なくとも一
方向から打ち込むことで、特定の方向に配置された特に
狭い素子領域しか備えない半導体装置の有効面積の減少
を抑制して駆動能力の安定化を図ることができる。ま
た、他方向に配置された素子に関しては、素子分離特性
を従来と同様に高く保つ構造を有する半導体装置の製造
が可能となる。
【００１４】そして、特に、ＳＲＡＭ（Static Random
Access Memory ）等の記憶素子においては、ある素子で
は狭い素子領域しかなく、別の素子では高い素子分離特
性が必要とされるため、前記作用は、素子製造の際の歩
留り向上、素子の安定動作という目的のうえで有効であ
る。
Access Memory ）等の記憶素子においては、ある素子で
は狭い素子領域しかなく、別の素子では高い素子分離特
性が必要とされるため、前記作用は、素子製造の際の歩
留り向上、素子の安定動作という目的のうえで有効であ
る。
【００１５】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図６は、本発明の実施
例に係る半導体装置の製造工程の一部を示す部分断面
図、図７は、本発明の実施例に係る半導体装置の平面図
である。なお、図１ないし図６は、図７に示すＡ−Ａ断
面である。
を参照して説明する。図１ないし図６は、本発明の実施
例に係る半導体装置の製造工程の一部を示す部分断面
図、図７は、本発明の実施例に係る半導体装置の平面図
である。なお、図１ないし図６は、図７に示すＡ−Ａ断
面である。
【００１６】本実施例では、狭チャネルトランジスタを
メモリセルのトランスファトランジスタに使用するＳＲ
ＡＭを製造する工程について説明する。図１に示す工程
では、ｎ型の半導体基板１に、周知の技術でＮウエル及
びＰウエルを作り分けた後、熱酸化を行い、前記半導体
基板１の全面に膜厚が２３ｎｍ程度のパッド酸化膜２を
形成する。次に、ＣＶＤ（Chemical Vapor Depositio
n）法により、前記パッド酸化膜２上に、７２０℃で、
膜厚が１４０ｎｍ程度のシリコン窒化膜を形成する。次
いで、前記シリコン窒化膜にパターニングを行い、前記
半導体基板１の素子分離領域となる部分に形成されたシ
リコン窒化膜を選択的に除去し、前記パッド酸化膜２上
の素子領域となる部分に、耐酸化性膜３を形成する。
メモリセルのトランスファトランジスタに使用するＳＲ
ＡＭを製造する工程について説明する。図１に示す工程
では、ｎ型の半導体基板１に、周知の技術でＮウエル及
びＰウエルを作り分けた後、熱酸化を行い、前記半導体
基板１の全面に膜厚が２３ｎｍ程度のパッド酸化膜２を
形成する。次に、ＣＶＤ（Chemical Vapor Depositio
n）法により、前記パッド酸化膜２上に、７２０℃で、
膜厚が１４０ｎｍ程度のシリコン窒化膜を形成する。次
いで、前記シリコン窒化膜にパターニングを行い、前記
半導体基板１の素子分離領域となる部分に形成されたシ
リコン窒化膜を選択的に除去し、前記パッド酸化膜２上
の素子領域となる部分に、耐酸化性膜３を形成する。
【００１７】次に、図２に示す工程では、図１に示す工
程で得た耐酸化性膜３をマスクとして、図７に示す矢印
の方向、即ち、前記半導体基板１のオリエンテーション
・フラットに対して平行な方向であって、前記半導体基
板１表面に対して斜めの方向から、チャネルストッパイ
オンを打ち込む。この時、前記チャネルストッパイオン
は、半導体基板１の垂直方向に対して、約３０度傾けて
打ち込み、前記チャネルストッパイオンとしては、ＢＦ
2 + を使用し、エネルギー＝９０ＫｅＶ、ドーズ量＝５
×１０13ｃｍ-2、の条件で打ち込んだ。このチャネルス
トッパイオンの打ち込みにより、前記耐酸化性膜３の開
口部の中心部がその周辺部（素子領域近傍）より高濃度
であるチャネルストッパ層４を形成した。
程で得た耐酸化性膜３をマスクとして、図７に示す矢印
の方向、即ち、前記半導体基板１のオリエンテーション
・フラットに対して平行な方向であって、前記半導体基
板１表面に対して斜めの方向から、チャネルストッパイ
オンを打ち込む。この時、前記チャネルストッパイオン
は、半導体基板１の垂直方向に対して、約３０度傾けて
打ち込み、前記チャネルストッパイオンとしては、ＢＦ
2 + を使用し、エネルギー＝９０ＫｅＶ、ドーズ量＝５
×１０13ｃｍ-2、の条件で打ち込んだ。このチャネルス
トッパイオンの打ち込みにより、前記耐酸化性膜３の開
口部の中心部がその周辺部（素子領域近傍）より高濃度
であるチャネルストッパ層４を形成した。
【００１８】次いで、図３に示す工程では、図２に示す
工程で得た耐酸化性膜３をマスクとして、前記半導体基
板１に、１０００℃程度で、選択酸化を行い、当該半導
体基板１の素子分離領域に、膜厚が５００ｎｍ程度の選
択酸化膜５を形成する。その後、前記耐酸化性膜３を熱
リン酸により除去し、次いで前記パッド酸化膜２をフッ
酸により除去する。
工程で得た耐酸化性膜３をマスクとして、前記半導体基
板１に、１０００℃程度で、選択酸化を行い、当該半導
体基板１の素子分離領域に、膜厚が５００ｎｍ程度の選
択酸化膜５を形成する。その後、前記耐酸化性膜３を熱
リン酸により除去し、次いで前記パッド酸化膜２をフッ
酸により除去する。
【００１９】次に、図４に示す工程では、 図３に示す
工程で得た半導体基板１の素子領域上に、周知の方法
で、膜厚が３０ｎｍ程度の犠牲酸化膜を形成し、しきい
値電圧のイオン注入をし、これを除去した後、前記半導
体基板１の全面に、熱酸化により膜厚が２００Å程度の
ゲート酸化膜７を形成する。次に、前記ゲート酸化膜７
の所定位置にスルーホール８を開口した後、ＣＶＤ法に
より、６２０℃で、膜厚が３５００Å程度の多結晶シリ
コン膜を堆積する。次に、前記多結晶シリコン膜に、周
知の方法でリンをドーピングして低抵抗化した後、当該
多結晶シリコン膜にパターニングを行って加工し、ＭＯ
Ｓトランジスタのゲート電極６を形成する。さらに、特
に図示しないが、周知の方法で、前記トランジスタ部
に、比較的低濃度の不純物を注入し、不純物濃度の比較
的薄いソース・ドレイン領域を形成する。次に、周知の
方法で、ＣＶＤ法により前記ゲート電極５の側面に、サ
イドウォールを形成した後、トランジスタ部に比較的高
濃度の不純物を注入し、不純物濃度の比較的高いソース
・ドレイン領域を形成する。
工程で得た半導体基板１の素子領域上に、周知の方法
で、膜厚が３０ｎｍ程度の犠牲酸化膜を形成し、しきい
値電圧のイオン注入をし、これを除去した後、前記半導
体基板１の全面に、熱酸化により膜厚が２００Å程度の
ゲート酸化膜７を形成する。次に、前記ゲート酸化膜７
の所定位置にスルーホール８を開口した後、ＣＶＤ法に
より、６２０℃で、膜厚が３５００Å程度の多結晶シリ
コン膜を堆積する。次に、前記多結晶シリコン膜に、周
知の方法でリンをドーピングして低抵抗化した後、当該
多結晶シリコン膜にパターニングを行って加工し、ＭＯ
Ｓトランジスタのゲート電極６を形成する。さらに、特
に図示しないが、周知の方法で、前記トランジスタ部
に、比較的低濃度の不純物を注入し、不純物濃度の比較
的薄いソース・ドレイン領域を形成する。次に、周知の
方法で、ＣＶＤ法により前記ゲート電極５の側面に、サ
イドウォールを形成した後、トランジスタ部に比較的高
濃度の不純物を注入し、不純物濃度の比較的高いソース
・ドレイン領域を形成する。
【００２０】次いで、図５に示す工程では、図４に示す
工程で得たゲート電極６、ゲート酸化膜７及び露出した
半導体基板１の全面に、ＣＶＤ法により層間絶縁膜９を
形成する。次に、前記層間絶縁膜９の所望位置にコンタ
クト孔２５を開口した後、周知のＣＶＤ法により、多結
晶シリコン膜を堆積する。次いで、前記多結晶シリコン
膜に不純物をドーピングした後、パターニングし、高抵
抗多結晶シリコン膜１０を形成する。この高抵抗多結晶
シリコン膜１０は、ＳＲＡＭメモリセルの負荷抵抗とな
る。ここで、前記トランジスタ部に注入した不純物を活
性化するために、９００℃程度でアニールを行う。
工程で得たゲート電極６、ゲート酸化膜７及び露出した
半導体基板１の全面に、ＣＶＤ法により層間絶縁膜９を
形成する。次に、前記層間絶縁膜９の所望位置にコンタ
クト孔２５を開口した後、周知のＣＶＤ法により、多結
晶シリコン膜を堆積する。次いで、前記多結晶シリコン
膜に不純物をドーピングした後、パターニングし、高抵
抗多結晶シリコン膜１０を形成する。この高抵抗多結晶
シリコン膜１０は、ＳＲＡＭメモリセルの負荷抵抗とな
る。ここで、前記トランジスタ部に注入した不純物を活
性化するために、９００℃程度でアニールを行う。
【００２１】次に、図６に示す工程では、図５に示す工
程で得た高抵抗多結晶シリコン膜１０上、及び層間絶縁
膜９上に、層間絶縁膜１１を形成する。その後、前記層
間絶縁膜１１上に、所望の金属配線１２を形成し、ＳＲ
ＡＭチップを完成する。以上の工程により、狭チャネル
幅のトランジスタのチャネル幅方向では、チャネルスト
ッパイオンの拡散による素子分離領域の増大が抑制さ
れ、充分な広さの素子領域を確保することができ、狭チ
ャネル幅であっても、駆動能力が安定したトランジスタ
を形成することができた。
程で得た高抵抗多結晶シリコン膜１０上、及び層間絶縁
膜９上に、層間絶縁膜１１を形成する。その後、前記層
間絶縁膜１１上に、所望の金属配線１２を形成し、ＳＲ
ＡＭチップを完成する。以上の工程により、狭チャネル
幅のトランジスタのチャネル幅方向では、チャネルスト
ッパイオンの拡散による素子分離領域の増大が抑制さ
れ、充分な広さの素子領域を確保することができ、狭チ
ャネル幅であっても、駆動能力が安定したトランジスタ
を形成することができた。
【００２２】なお、本実施例では、図７に示すＡ−Ａ断
面方向に関する素子間分離について説明したが、図７に
示すＡ−Ａ断面方向と垂直な方向に関する素子間分離で
は、チャネルストッパイオンが耐酸化性膜３の開口部の
全域にわたって高濃度に打ち込まれるため、素子領域
は、僅かに狭くなるが、素子分離特性が優れたものとな
る。従って、素子形成上でのプロセス余裕を充分に大き
くとることができ、信頼性を向上することができる。
面方向に関する素子間分離について説明したが、図７に
示すＡ−Ａ断面方向と垂直な方向に関する素子間分離で
は、チャネルストッパイオンが耐酸化性膜３の開口部の
全域にわたって高濃度に打ち込まれるため、素子領域
は、僅かに狭くなるが、素子分離特性が優れたものとな
る。従って、素子形成上でのプロセス余裕を充分に大き
くとることができ、信頼性を向上することができる。
【００２３】なお、図２に示す工程では、チャネルスト
パイオンの打ち込みを、図７に示す矢印の方向、即ち、
前記半導体基板１のオリエンテーション・フラットに対
して平行な方向であって、前記半導体基板１表面に対し
て斜めの方向から、チャネルストッパイオンを打ち込ん
だが、これに限らず、図７に示す矢印の方向に対して垂
直な方向、即ち、オリエンテーション・フラットに対し
て垂直な一方向であって当該半導体基板表面に対して斜
めの方向から打ち込んでもよい。そして、少なくともい
ずれか一方向から打ち込めばよい。また、前記チャネル
ストッパイオンは、半導体基板１の垂直方向に対して、
２０〜５０度傾けて打ち込むことが好的である。
パイオンの打ち込みを、図７に示す矢印の方向、即ち、
前記半導体基板１のオリエンテーション・フラットに対
して平行な方向であって、前記半導体基板１表面に対し
て斜めの方向から、チャネルストッパイオンを打ち込ん
だが、これに限らず、図７に示す矢印の方向に対して垂
直な方向、即ち、オリエンテーション・フラットに対し
て垂直な一方向であって当該半導体基板表面に対して斜
めの方向から打ち込んでもよい。そして、少なくともい
ずれか一方向から打ち込めばよい。また、前記チャネル
ストッパイオンは、半導体基板１の垂直方向に対して、
２０〜５０度傾けて打ち込むことが好的である。
【００２４】また、チャネルストッパイオン打ち込み時
に、半導体基板１を連続回転させながら斜めイオン注入
を行う方法により、素子を製造することで、すべての素
子分離領域の中心部のチャネルストッパイオン濃度を、
その周辺の濃度より高くすることができる。
に、半導体基板１を連続回転させながら斜めイオン注入
を行う方法により、素子を製造することで、すべての素
子分離領域の中心部のチャネルストッパイオン濃度を、
その周辺の濃度より高くすることができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
半導体基板の素子領域に対応する部分に、耐酸化性膜を
形成し、これをマスクとして当該半導体基板表面に対し
て斜めの方向からチャネルストッパイオンを打ち込むこ
とで、前記耐酸化性膜の開口部の中心部では、当該チャ
ネルストッパイオンの濃度をその周辺部分よりも高くす
ることができる。この結果、後に行う熱処理工程で、前
記チャネルストッパイオンが横方向に拡散しても、素子
領域への入り込みを抑制することができ、素子領域の有
効面積の減少を抑え、安定した駆動能力が得られると共
に、しきい値電圧の上昇を抑制することができる。
半導体基板の素子領域に対応する部分に、耐酸化性膜を
形成し、これをマスクとして当該半導体基板表面に対し
て斜めの方向からチャネルストッパイオンを打ち込むこ
とで、前記耐酸化性膜の開口部の中心部では、当該チャ
ネルストッパイオンの濃度をその周辺部分よりも高くす
ることができる。この結果、後に行う熱処理工程で、前
記チャネルストッパイオンが横方向に拡散しても、素子
領域への入り込みを抑制することができ、素子領域の有
効面積の減少を抑え、安定した駆動能力が得られると共
に、しきい値電圧の上昇を抑制することができる。
【００２６】また、前記チャネルストッパイオンを、オ
リエンテーション・フラットに対して平行な一方向であ
って前記半導体基板表面に対して斜めの方向、オリエン
テーション・フラットに対して垂直な一方向であって当
該半導体基板表面に対して斜めの方向、の少なくとも一
方向から打ち込むことで、特定の方向に配置された特に
狭い素子領域しか備えない半導体装置の有効面積の減少
を抑制して駆動能力の安定化を図ることができる。ま
た、他方向に配置された素子に関しては、素子分離特性
を従来と同様に高く保つ構造を有する半導体装置の製造
が可能となる。
リエンテーション・フラットに対して平行な一方向であ
って前記半導体基板表面に対して斜めの方向、オリエン
テーション・フラットに対して垂直な一方向であって当
該半導体基板表面に対して斜めの方向、の少なくとも一
方向から打ち込むことで、特定の方向に配置された特に
狭い素子領域しか備えない半導体装置の有効面積の減少
を抑制して駆動能力の安定化を図ることができる。ま
た、他方向に配置された素子に関しては、素子分離特性
を従来と同様に高く保つ構造を有する半導体装置の製造
が可能となる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の実施例に係る半導体装置の平面図であ
る。
る。
１ 半導体基板 ２ パッド酸化膜 ３ 耐酸化性膜 ４ チャネルストッパ層 ５ 選択酸化膜 ６ ゲート電極 ７ ゲート酸化膜 ８ スルーホール ９ 層間絶縁膜 １０ 高抵抗多結晶シリコン膜 １１ 層間絶縁膜 １２ 金属配線 ２５ コンタクト孔
Claims (2)
- 【請求項１】 半導体基板の素子分離領域に形成した選
択酸化膜下に、チャネルストッパ層を形成する半導体装
置の製造方法において、 前記半導体基板の素子領域に対応する部分に、耐酸化性
膜を形成する第１工程と、前記耐酸化性膜をマスクとし
て、前記半導体基板表面に対して斜めの方向からチャネ
ルストッパイオンを打ち込む第２工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記チャネルストッパイオンを、オリエ
ンテーション・フラットに対して平行な一方向であって
前記半導体基板表面に対して斜めの方向、オリエンテー
ション・フラットに対して垂直な一方向であって当該半
導体基板表面に対して斜めの方向、の少なくとも一方向
から打ち込むことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24095392A JPH0697276A (ja) | 1992-09-09 | 1992-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24095392A JPH0697276A (ja) | 1992-09-09 | 1992-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697276A true JPH0697276A (ja) | 1994-04-08 |
Family
ID=17067112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24095392A Pending JPH0697276A (ja) | 1992-09-09 | 1992-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700728A (en) * | 1994-11-07 | 1997-12-23 | United Microelectronics Corporation | Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide |
-
1992
- 1992-09-09 JP JP24095392A patent/JPH0697276A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700728A (en) * | 1994-11-07 | 1997-12-23 | United Microelectronics Corporation | Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide |
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