JP2672530B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フローティングゲート型の電界効果トラン
ジスタからなる半導体記憶装置の書き込み消去特性の向
上をはかることができる製造方法に関するものである。 従来の技術 従来、電気的書き込み消去が可能なROM（EEPROM;Elec
trically Erasable and Programable ROM）の１つとし
て、トンネリング注入により書き込み消去を行うフロー
ティングゲート構造の半導体記憶装置がよく知られてい
る。このフローティングゲート型の半導体記憶装置は、
拡散層上に形成した薄い絶縁膜を介して電荷のトンネリ
ングを行い、絶縁膜上にさらに形成したフロティングゲ
ート電極に電荷を蓄積させ、トランジスタのしきい値電
圧を変化させて情報を記憶させるものである。 このようなフローティングゲート型の半導体記憶装置
を製造するにあたり、従来は、半導体基板の表面層に基
板とは反対導電型の拡散層を形成した後、前記の拡散層
上を酸化することによってトンネリング媒体となりうる
薄い（100Å程度）酸化シリコン膜（以下トンネリング
絶縁膜と記す）を形成し、さらにこの上にフローティン
グゲート電極を形成する方法が採用されていた。また、
拡散層上に形成する100Å程度の薄いトンネリング絶縁
膜を制御よく、しかも、安定に形成するために、拡散層
の不純物濃度を比較的低い濃度（1017〜1018cm-3程度）
に抑えていた。具体的な従来技術として、最初にソー
ス、ドレイン（本発明でいう第１領域及び第２領域）を
形成し、次にドレイン上に熱酸化法によりトンネル絶縁
膜を形成し、その後浮遊ゲート、制御ゲートを形成する
方法が提案されている（特開昭61−294870号公報）。さ
らに別の従来技術として、局所的なトンネリング膜を形
成した後、前記トンネリング膜の下にのみ拡散層を形成
し、次に浮遊ゲート、制御ゲートを形成し、その後ソー
ス、ドレイン領域を形成する方法が提案されている（特
開昭61−182267号公報）。 発明が解決しようとする問題点 近年、半導体集積回路の高機能化，高性能化に伴い、
EEPROMにおいても、書き込み消去スピードの向上の要求
が高まりつつあり、これを実現するにはトンネリング絶
縁膜上の拡散層の不純物濃度を1019〜1020cm-3程度の高
い濃度としてトンネリング注入効率を高める方法が考え
られる。しかしながら、トンネリング絶縁膜下の拡散層
の不純物濃度を高くすると、トンネリング絶縁膜を形成
する酸化工程で増殖酸化が起こり、膜厚を制御性よく、
しかも、安定して形成することが困難となる。さらに、
膜質が劣化する問題も発生する。すなわち、前記特開昭
61−294870号公報で提案されている方法は、ソース、ド
レインを形成した後に熱酸化法によりトンネリング絶縁
膜を形成するので、前記したようにトンネリング絶縁膜
を制御性よく安定して形成することが困難であった。ま
た前記特開昭61−182267号公報で提案されている方法
は、トンネリング膜の拡散層とソース、ドレイン領域と
を別々に工程を分けて形成するので、作業が繁雑である
とともに工数もかかり安定した製品が得にくいという問
題があった。 本発明の目的は、不純物濃度の高い拡散層上に薄いト
ンネリング絶縁膜を制御性よく、しかも、安定に形成す
ることができる製造方法を提供することにある。 問題点を解決するための手段 上記目的を達成するため、第１の発明は、一導電型半
導体基板の表面上の所定域にトンネリング媒体となる絶
縁膜を形成したのち、前記トンネリング絶縁膜部分を外
した前記半導体基板上にマスクを配置して上方から不純
物イオンを注入することにより、前記絶縁膜下に一部が
位置するように反対導電型の第１領域と、同第１領域か
ら離間する位置に反対導電型の第２領域を同時に形成
し、さらに、前記絶縁膜上にフローティングゲート電極
を形成し、その後前記半導体基板全面に酸化膜を被着
し、その後熱処理を施して前記第１領域および第２領域
を拡散させることを特徴とする。 次に、第２の発明は、一導電型半導体基板の表面上の
所定域にトンネリング媒体となる絶縁膜を形成したの
ち、前記トンネリング絶縁膜の部分を含む上部位置にフ
ローティングゲート電極を形成し、前記フローティング
ゲート電極をマスクにして上方から不純物イオンを注入
した後、前記イオンを前記トンネリング絶縁膜の下の部
分に拡散させることにより、前記絶縁膜下に一部が位置
する反対導電型の第１領域と、同第１領域から離間する
位置に反対導電型の第２領域を作成することを特徴とす
る。 作用 本発明の製造方法では、トンネリング注入領域となる
高い不純物濃度の拡散層を形成する以前、すなわち、不
純物濃度の低い半導体基板面に薄いトンネリング絶縁膜
が形成されるため、トンネリング絶縁膜の膜厚の制御性
が高くなる。トンネリング絶縁膜を形成したのち、高不
純物濃度の拡散層が形成されるため、高濃度の拡散上で
あっても薄いトンネリング絶縁膜を安定して形成するこ
とができ、書き込み消去特性の向上をはかることが可能
となる。 実 施 例 本発明の具体的な実施例を図面を用いて説明する。 第１図Ａ〜Ｆは、本発明の一実施例を示した工程順断
面図である。まず、第１図Ａに示すように、Ｐ型シリコ
ン基板１の全面に、酸化シリコン膜２を500Åの厚さに
形成し、さらに窒化シリコン膜３を1000Å程度の厚さに
形成した後、素子分離領域を形成すべき所定の部分に周
知のフォトエッチング処理を施すことによってこの部分
の酸化シリコン膜と窒化シリコン膜を除去する。 次いで、第１図Ｂに示すように、通常の熱酸化処理を
施すことによって、露出するＰ型シリコン基板１を選択
的に酸化して厚さが１μｍ程度のフィールド酸化膜４を
形成する。 次に、窒化シリコン膜３とこの下の酸化シリコン膜２
を順次エッチングして取り除いた後、再度熱酸化処理を
施してＰ型シリコン基板１の主面に酸化シリコン膜５を
500Åの厚さに形成し、さらに、酸化シリコン膜５の所
定の部分を選択的にエッチングして取り除き、この部分
にトンネリング絶縁膜となる薄い酸化シリコン膜６を形
成することによって第１図Ｃで示す構造が得られる。本
実施例では、薄い酸化シリコン膜６を温度900℃、アル
ゴン希釈下のドライ酸化により形成し、その膜厚を100
Åとした。 次に、第１図Ｄに示すように、フォトレジスト７をマ
スクとして用いて、リンイオン８を注入し、Ｎ型拡散層
9,10を形成する。本実施例では、酸化シリコン膜５、お
よび酸化シリコン膜６の下の半導体基板内にもリンイオ
ンが注入されるように、加速電圧100KeV、ドーズ量２×
1015cm-2の注入条件のもとで実施した。この処理の後、
フォトレジスト７を除去する。 次に、第１図Ｅに示すように酸化シリコン膜５および
薄い酸化シリコン膜６の上に、リンをドープしたポリシ
リコン膜を気相成長法により約5000Åの厚さに形成し、
その後周知のフォトエッチング処理を施すことによりポ
リシリコン膜よりなるフローティングゲート電極11を形
成する。次いで、通常の熱酸化処理により、酸化シリコ
ン膜12をフローティングゲート電極上で厚さが約700Å
となるように形成する。その後、リンをドープしたポリ
シリコン膜を気相成長法により約4000Åの厚さに形成
し、さらに、フォトエッチング処理を施すことによりポ
リシリコン膜よりなるコントロール電極13を形成する。 次いで、第１図Ｆに示すように、気相成長法により、
酸化シリコン膜14をＰ型シリコン基板全面に被着したの
ち、Ｎ型拡散層9,10の押し込みと、酸化シリコン膜14の
緻密化のために、N2雰囲気中で1000℃の温度の熱処理を
行う。最後に、酸化シリコン膜14にコンタクト孔を形成
し、この部分にアルミニウム電極15を形成する。以上の
過程を経ることによって、本発明の製造方法によるフロ
ーティングゲート型の半導体記憶装置が完成する。 本実施例では、トンネリング注入領域となる拡散層の
形成法として、トンネリング絶縁膜を形成した直後に、
酸化シリコン膜の上から、フォトレジストをマスクとし
て不純物イオンを注入する方法を示したが、たとえば、
第２図Ａに示すように、ポリシリコン膜よりなるフロー
ティングゲート電極11を形成した後に、フローティング
ゲート電極11とフィールド酸化膜４をマスクとしてリン
イオン８を自己整合的に打ち込み、その後、第２図Ｂに
示すように、Ｎ型拡散層９が、薄い酸化シリコン膜６の
下部に位置するまで横方向への拡散が進行するように熱
処理を施す方法を用いることもできる。 発明の効果 以上説明したところから明らかなように、本発明の製
造方法によれば、トンネリング媒体となりうる薄い酸化
シリコン膜の形成後に拡散層が形成されるため、トンネ
リング絶縁膜の膜厚および拡散層の不純物濃度を自由
に、しかも、高い精度で制御することが可能となる。従
って、高不純物濃度の拡散層の上に、膜厚が高い精度で
制御された非常に薄い酸化シリコン膜を安定に形成する
ことが可能となり、トンネリング注入効率を高めること
が容易になる。このことによってフローティングゲート
型の半導体記憶装置の書き込み消去特性の向上に大きく
寄与する効果が奏される。
ジスタからなる半導体記憶装置の書き込み消去特性の向
上をはかることができる製造方法に関するものである。 従来の技術 従来、電気的書き込み消去が可能なROM（EEPROM;Elec
trically Erasable and Programable ROM）の１つとし
て、トンネリング注入により書き込み消去を行うフロー
ティングゲート構造の半導体記憶装置がよく知られてい
る。このフローティングゲート型の半導体記憶装置は、
拡散層上に形成した薄い絶縁膜を介して電荷のトンネリ
ングを行い、絶縁膜上にさらに形成したフロティングゲ
ート電極に電荷を蓄積させ、トランジスタのしきい値電
圧を変化させて情報を記憶させるものである。 このようなフローティングゲート型の半導体記憶装置
を製造するにあたり、従来は、半導体基板の表面層に基
板とは反対導電型の拡散層を形成した後、前記の拡散層
上を酸化することによってトンネリング媒体となりうる
薄い（100Å程度）酸化シリコン膜（以下トンネリング
絶縁膜と記す）を形成し、さらにこの上にフローティン
グゲート電極を形成する方法が採用されていた。また、
拡散層上に形成する100Å程度の薄いトンネリング絶縁
膜を制御よく、しかも、安定に形成するために、拡散層
の不純物濃度を比較的低い濃度（1017〜1018cm-3程度）
に抑えていた。具体的な従来技術として、最初にソー
ス、ドレイン（本発明でいう第１領域及び第２領域）を
形成し、次にドレイン上に熱酸化法によりトンネル絶縁
膜を形成し、その後浮遊ゲート、制御ゲートを形成する
方法が提案されている（特開昭61−294870号公報）。さ
らに別の従来技術として、局所的なトンネリング膜を形
成した後、前記トンネリング膜の下にのみ拡散層を形成
し、次に浮遊ゲート、制御ゲートを形成し、その後ソー
ス、ドレイン領域を形成する方法が提案されている（特
開昭61−182267号公報）。 発明が解決しようとする問題点 近年、半導体集積回路の高機能化，高性能化に伴い、
EEPROMにおいても、書き込み消去スピードの向上の要求
が高まりつつあり、これを実現するにはトンネリング絶
縁膜上の拡散層の不純物濃度を1019〜1020cm-3程度の高
い濃度としてトンネリング注入効率を高める方法が考え
られる。しかしながら、トンネリング絶縁膜下の拡散層
の不純物濃度を高くすると、トンネリング絶縁膜を形成
する酸化工程で増殖酸化が起こり、膜厚を制御性よく、
しかも、安定して形成することが困難となる。さらに、
膜質が劣化する問題も発生する。すなわち、前記特開昭
61−294870号公報で提案されている方法は、ソース、ド
レインを形成した後に熱酸化法によりトンネリング絶縁
膜を形成するので、前記したようにトンネリング絶縁膜
を制御性よく安定して形成することが困難であった。ま
た前記特開昭61−182267号公報で提案されている方法
は、トンネリング膜の拡散層とソース、ドレイン領域と
を別々に工程を分けて形成するので、作業が繁雑である
とともに工数もかかり安定した製品が得にくいという問
題があった。 本発明の目的は、不純物濃度の高い拡散層上に薄いト
ンネリング絶縁膜を制御性よく、しかも、安定に形成す
ることができる製造方法を提供することにある。 問題点を解決するための手段 上記目的を達成するため、第１の発明は、一導電型半
導体基板の表面上の所定域にトンネリング媒体となる絶
縁膜を形成したのち、前記トンネリング絶縁膜部分を外
した前記半導体基板上にマスクを配置して上方から不純
物イオンを注入することにより、前記絶縁膜下に一部が
位置するように反対導電型の第１領域と、同第１領域か
ら離間する位置に反対導電型の第２領域を同時に形成
し、さらに、前記絶縁膜上にフローティングゲート電極
を形成し、その後前記半導体基板全面に酸化膜を被着
し、その後熱処理を施して前記第１領域および第２領域
を拡散させることを特徴とする。 次に、第２の発明は、一導電型半導体基板の表面上の
所定域にトンネリング媒体となる絶縁膜を形成したの
ち、前記トンネリング絶縁膜の部分を含む上部位置にフ
ローティングゲート電極を形成し、前記フローティング
ゲート電極をマスクにして上方から不純物イオンを注入
した後、前記イオンを前記トンネリング絶縁膜の下の部
分に拡散させることにより、前記絶縁膜下に一部が位置
する反対導電型の第１領域と、同第１領域から離間する
位置に反対導電型の第２領域を作成することを特徴とす
る。 作用 本発明の製造方法では、トンネリング注入領域となる
高い不純物濃度の拡散層を形成する以前、すなわち、不
純物濃度の低い半導体基板面に薄いトンネリング絶縁膜
が形成されるため、トンネリング絶縁膜の膜厚の制御性
が高くなる。トンネリング絶縁膜を形成したのち、高不
純物濃度の拡散層が形成されるため、高濃度の拡散上で
あっても薄いトンネリング絶縁膜を安定して形成するこ
とができ、書き込み消去特性の向上をはかることが可能
となる。 実 施 例 本発明の具体的な実施例を図面を用いて説明する。 第１図Ａ〜Ｆは、本発明の一実施例を示した工程順断
面図である。まず、第１図Ａに示すように、Ｐ型シリコ
ン基板１の全面に、酸化シリコン膜２を500Åの厚さに
形成し、さらに窒化シリコン膜３を1000Å程度の厚さに
形成した後、素子分離領域を形成すべき所定の部分に周
知のフォトエッチング処理を施すことによってこの部分
の酸化シリコン膜と窒化シリコン膜を除去する。 次いで、第１図Ｂに示すように、通常の熱酸化処理を
施すことによって、露出するＰ型シリコン基板１を選択
的に酸化して厚さが１μｍ程度のフィールド酸化膜４を
形成する。 次に、窒化シリコン膜３とこの下の酸化シリコン膜２
を順次エッチングして取り除いた後、再度熱酸化処理を
施してＰ型シリコン基板１の主面に酸化シリコン膜５を
500Åの厚さに形成し、さらに、酸化シリコン膜５の所
定の部分を選択的にエッチングして取り除き、この部分
にトンネリング絶縁膜となる薄い酸化シリコン膜６を形
成することによって第１図Ｃで示す構造が得られる。本
実施例では、薄い酸化シリコン膜６を温度900℃、アル
ゴン希釈下のドライ酸化により形成し、その膜厚を100
Åとした。 次に、第１図Ｄに示すように、フォトレジスト７をマ
スクとして用いて、リンイオン８を注入し、Ｎ型拡散層
9,10を形成する。本実施例では、酸化シリコン膜５、お
よび酸化シリコン膜６の下の半導体基板内にもリンイオ
ンが注入されるように、加速電圧100KeV、ドーズ量２×
1015cm-2の注入条件のもとで実施した。この処理の後、
フォトレジスト７を除去する。 次に、第１図Ｅに示すように酸化シリコン膜５および
薄い酸化シリコン膜６の上に、リンをドープしたポリシ
リコン膜を気相成長法により約5000Åの厚さに形成し、
その後周知のフォトエッチング処理を施すことによりポ
リシリコン膜よりなるフローティングゲート電極11を形
成する。次いで、通常の熱酸化処理により、酸化シリコ
ン膜12をフローティングゲート電極上で厚さが約700Å
となるように形成する。その後、リンをドープしたポリ
シリコン膜を気相成長法により約4000Åの厚さに形成
し、さらに、フォトエッチング処理を施すことによりポ
リシリコン膜よりなるコントロール電極13を形成する。 次いで、第１図Ｆに示すように、気相成長法により、
酸化シリコン膜14をＰ型シリコン基板全面に被着したの
ち、Ｎ型拡散層9,10の押し込みと、酸化シリコン膜14の
緻密化のために、N2雰囲気中で1000℃の温度の熱処理を
行う。最後に、酸化シリコン膜14にコンタクト孔を形成
し、この部分にアルミニウム電極15を形成する。以上の
過程を経ることによって、本発明の製造方法によるフロ
ーティングゲート型の半導体記憶装置が完成する。 本実施例では、トンネリング注入領域となる拡散層の
形成法として、トンネリング絶縁膜を形成した直後に、
酸化シリコン膜の上から、フォトレジストをマスクとし
て不純物イオンを注入する方法を示したが、たとえば、
第２図Ａに示すように、ポリシリコン膜よりなるフロー
ティングゲート電極11を形成した後に、フローティング
ゲート電極11とフィールド酸化膜４をマスクとしてリン
イオン８を自己整合的に打ち込み、その後、第２図Ｂに
示すように、Ｎ型拡散層９が、薄い酸化シリコン膜６の
下部に位置するまで横方向への拡散が進行するように熱
処理を施す方法を用いることもできる。 発明の効果 以上説明したところから明らかなように、本発明の製
造方法によれば、トンネリング媒体となりうる薄い酸化
シリコン膜の形成後に拡散層が形成されるため、トンネ
リング絶縁膜の膜厚および拡散層の不純物濃度を自由
に、しかも、高い精度で制御することが可能となる。従
って、高不純物濃度の拡散層の上に、膜厚が高い精度で
制御された非常に薄い酸化シリコン膜を安定に形成する
ことが可能となり、トンネリング注入効率を高めること
が容易になる。このことによってフローティングゲート
型の半導体記憶装置の書き込み消去特性の向上に大きく
寄与する効果が奏される。
【図面の簡単な説明】
第１図は本発明の製造方法の一実施例を説明するための
工程順断面図、第２図は本発明の別の実施例を説明する
ための工程順断面図である。 １……Ｐ型シリコン基板、2,5,12,14……酸化シリコン
膜、３……窒化シリコン膜、４……フィールド酸化膜、
６……薄い酸化シリコン膜（トンネリング絶縁膜）、７
……フォトレジスト、８……リンイオン、9,10……Ｎ型
拡散層、11……フローティングゲート電極、13……コン
トロールゲート電極、15……アルミニウム電極。
工程順断面図、第２図は本発明の別の実施例を説明する
ための工程順断面図である。 １……Ｐ型シリコン基板、2,5,12,14……酸化シリコン
膜、３……窒化シリコン膜、４……フィールド酸化膜、
６……薄い酸化シリコン膜（トンネリング絶縁膜）、７
……フォトレジスト、８……リンイオン、9,10……Ｎ型
拡散層、11……フローティングゲート電極、13……コン
トロールゲート電極、15……アルミニウム電極。
Claims (1)
- (57)【特許請求の範囲】 １．一導電型半導体基板の表面上の所定域にトンネリン
グ媒体となる熱酸化膜を形成したのち、前記トンネリン
グ熱酸化膜部分を外した前記半導体基板上に形成された
絶縁膜上にマスクを配置して上方から不純物イオンを注
入することにより、前記熱酸化膜下に一部が配置するよ
うに反対導電型の第１領域と、同第１領域から離間する
位置に反対導電型の第２領域を同時に形成し、さらに、
前記熱酸化膜上にフローテイングゲート電極を形成し、
その後前記半導体基板全面に酸化膜を被着し、その後熱
処理を施して前記第１領域および第２領域を拡散させる
ことを特徴とする半導体記憶装置の製造方法。 ２．一導電型半導体基板の表面上の所定域にトンネリン
グ媒体となる熱酸化膜を形成したのち、前記トンネリン
グ熱酸化膜の部分を含む上部位置にフローテイングゲー
ト電極を形成し、前記フローテイングゲート電極をマス
クにして上方から不純物イオンを注入した後、前記イオ
ンを前記トンネリング熱酸化膜の下の部分に拡散させる
ことにより、前記熱酸化膜下に一部が位置する反対導電
型の第１領域と、同第１領域から離間する位置に反対導
電型の第２領域を作成することを特徴とする半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276212A JP2672530B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276212A JP2672530B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117365A JPH01117365A (ja) | 1989-05-10 |
| JP2672530B2 true JP2672530B2 (ja) | 1997-11-05 |
Family
ID=17566243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276212A Expired - Lifetime JP2672530B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672530B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086325A (en) * | 1990-11-21 | 1992-02-04 | Atmel Corporation | Narrow width EEPROM with single diffusion electrode formation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182267A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
-
1987
- 1987-10-30 JP JP62276212A patent/JP2672530B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117365A (ja) | 1989-05-10 |
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