JPS61100977A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS61100977A JPS61100977A JP22357884A JP22357884A JPS61100977A JP S61100977 A JPS61100977 A JP S61100977A JP 22357884 A JP22357884 A JP 22357884A JP 22357884 A JP22357884 A JP 22357884A JP S61100977 A JPS61100977 A JP S61100977A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明はリングラフイーを使用する微細パターン形成方
法に関するものであり、特に半導体装置等の極微細パタ
ーンの製造工程に於いて、斜め蒸着法によって形成され
た薄膜をマスクパターンとして使用する微細蒸着膜パタ
ーン形成方法、ならびにリセス構造パターンの形成方法
に関するものである。
法に関するものであり、特に半導体装置等の極微細パタ
ーンの製造工程に於いて、斜め蒸着法によって形成され
た薄膜をマスクパターンとして使用する微細蒸着膜パタ
ーン形成方法、ならびにリセス構造パターンの形成方法
に関するものである。
〈発明の技術的背景とその問題点〉
現在、半導体素子の高速化が強く望まれており、電子ビ
ーム露光やＸｉ露光などのリングラフイー技術が活発に
研究されている。しかし、これらの新しい技術は、装置
が高価で操作も複雑で、生産性の面でも依然として問題
が多い。
ーム露光やＸｉ露光などのリングラフイー技術が活発に
研究されている。しかし、これらの新しい技術は、装置
が高価で操作も複雑で、生産性の面でも依然として問題
が多い。
従来の斜め蒸着法による微細パターン形成方法は第４図
（ａ） −（ｃ）の工程断面図に示すように、基板３の
表面に形成した膜１にパターンを形成しく第４図（ａ）
、 （ｂ）参照）、このパターンの端の段差を利用し
て試料面に入射角θでもって斜め蒸着を行ない、薄膜２
を形成する（第４図（Ｃ））方法が行なわれてきた。特
に膜１として誘電体を使用し、薄膜２としてショットキ
ー接触を形成するために金属を使用することで、ゲート
長ＧＬの極微細化を図ってきている。
（ａ） −（ｃ）の工程断面図に示すように、基板３の
表面に形成した膜１にパターンを形成しく第４図（ａ）
、 （ｂ）参照）、このパターンの端の段差を利用し
て試料面に入射角θでもって斜め蒸着を行ない、薄膜２
を形成する（第４図（Ｃ））方法が行なわれてきた。特
に膜１として誘電体を使用し、薄膜２としてショットキ
ー接触を形成するために金属を使用することで、ゲート
長ＧＬの極微細化を図ってきている。
しかしながら、第４図に示す方法では、不用な膜１が残
存する為、プロセス面や素子特性への悪影響が大きく、
またゲート金属として薄膜２を使用する場合、ゲートの
低抵抗化のために厚くすることも要求されるが、薄膜２
を厚くする為にけ膜１を厚くする必要があり、このこと
は微細化を図る上で寸法の制御性を著しく悪化させ、生
産性を低下させる。
存する為、プロセス面や素子特性への悪影響が大きく、
またゲート金属として薄膜２を使用する場合、ゲートの
低抵抗化のために厚くすることも要求されるが、薄膜２
を厚くする為にけ膜１を厚くする必要があり、このこと
は微細化を図る上で寸法の制御性を著しく悪化させ、生
産性を低下させる。
この点について今少し説明をする。
膜ｌの厚さをａ、薄膜２を入射角θで堆積させ、第５図
に示すようにＸだけ堆積されない部分ができたとする。
に示すようにＸだけ堆積されない部分ができたとする。
実際には回り込みがあるのでΔθだけ入射角がずれるこ
とによって１．ｉｘだけ寸法の誤差を生じる。これを解
析する。
とによって１．ｉｘだけ寸法の誤差を生じる。これを解
析する。
ｘ＝ａ／ｌａｎθ
両辺の自然対数をとると
ｌ ｎ ｘ ＝ ｌ！ｎａ−１ｎ ｔａｎθ両辺をθ
で偏微分すると 近似すると ■式は、ｌθ変化したときのＸの変化の割合ＣノＸ／Ｘ
）を示しており、これはθの関数であることが分かる。
で偏微分すると 近似すると ■式は、ｌθ変化したときのＸの変化の割合ＣノＸ／Ｘ
）を示しており、これはθの関数であることが分かる。
そこで
ｙ＝ｓｉｎ ２θとおき、θで偏微分するとａｙ／ａ
θ＝０のとき、θ＝４５°となりミｙは極大値を有する
。つまり■式よりＸの変化の割合（Δｘ／ｘ）は極ノＪ
１となる。
θ＝０のとき、θ＝４５°となりミｙは極大値を有する
。つまり■式よりＸの変化の割合（Δｘ／ｘ）は極ノＪ
１となる。
従って、薄膜２を厚くする為に、膜１を厚くすると、パ
ターン微細化のためにはθが４５°より極端に大きな角
度となりＣｉｘ／χ）を増加させてしまい実用上問題と
なる。
ターン微細化のためにはθが４５°より極端に大きな角
度となりＣｉｘ／χ）を増加させてしまい実用上問題と
なる。
〈発明の目的〉
本発明は、上記のような従来法での問題点を解決すべく
なされたものであり、形成すべき薄膜の厚さに関係なく
寸法の高い制御性を保持すると同時に従来法では不可能
であったパターン形成後、不用となる斜め蒸着用の膜の
除去をも容易に行なうことができるパターン形成方法を
提供するととを目的としたものである。
なされたものであり、形成すべき薄膜の厚さに関係なく
寸法の高い制御性を保持すると同時に従来法では不可能
であったパターン形成後、不用となる斜め蒸着用の膜の
除去をも容易に行なうことができるパターン形成方法を
提供するととを目的としたものである。
〈発明の構成〉
上記目的を達成するため、本発明のパターン形成方法は
、基板上面にｇｌの層及び第２の層から成る２重層を形
成した後、上部の第２の層を選択的に除去する工程と、
この第２の層のパターンの端の段差を利用して試料面に
入射角θでもって斜め蒸着すべき第３の物質の薄膜を形
成する工程と、この第３の物質の薄膜をマスクにして上
記の第１の層にパターンを形成する工程と、最終的に基
板表面にパターンを形成すべきに４の物質を上記の第３
の物質の薄膜をマスクとして堆積させる工程と、上記の
第１の層、第２の層及び第３の物質より成る薄膜を除去
する工程とを備えるように構成している。
、基板上面にｇｌの層及び第２の層から成る２重層を形
成した後、上部の第２の層を選択的に除去する工程と、
この第２の層のパターンの端の段差を利用して試料面に
入射角θでもって斜め蒸着すべき第３の物質の薄膜を形
成する工程と、この第３の物質の薄膜をマスクにして上
記の第１の層にパターンを形成する工程と、最終的に基
板表面にパターンを形成すべきに４の物質を上記の第３
の物質の薄膜をマスクとして堆積させる工程と、上記の
第１の層、第２の層及び第３の物質より成る薄膜を除去
する工程とを備えるように構成している。
また、本発明の実施例においては寸法精度の高い制御性
を得る為に斜め蒸着の際の入射角θは４５°若しくはそ
れに近い角度で行なうことを特徴としている。
を得る為に斜め蒸着の際の入射角θは４５°若しくはそ
れに近い角度で行なうことを特徴としている。
〈発明の実施例〉
本発明の詳細について以下実施例に基づいて説明する。
第１図（ａ）乃至（ｅ）は本発明のパターン形成方法の
一実施例の製造工程を示す断面図である。
一実施例の製造工程を示す断面図である。
第１図において、まず必要なプロセスを経てきた基板１
０の表面に第１の層１１と第２の層１２を屓次形成し、
その後上部の第２の層１２を選択的に除去する。ここで
、第２の層１２は斜め蒸着用の段差を形成するものであ
る〔第１図（ａ）〕。
０の表面に第１の層１１と第２の層１２を屓次形成し、
その後上部の第２の層１２を選択的に除去する。ここで
、第２の層１２は斜め蒸着用の段差を形成するものであ
る〔第１図（ａ）〕。
次に第３の金属物質を入射角４５°若しくはそれに近い
角度で斜め蒸着し〔第１図（ｂ）〕、これによって形成
された薄膜パターン１３をマスクに、第１の層１１のエ
ツチングを行ない、オーバハング形状を形成する〔第１
図（Ｃ）〕。最後に基板ｌＯの表面にパターンを形成す
べき第４の物質を薄膜１３をマスクに堆積させ〔第１図
（ｄ）〕、第１の層１１をエツチング除去することによ
り所望のパターン１４を得る〔第１図（ｅ）〕。
角度で斜め蒸着し〔第１図（ｂ）〕、これによって形成
された薄膜パターン１３をマスクに、第１の層１１のエ
ツチングを行ない、オーバハング形状を形成する〔第１
図（Ｃ）〕。最後に基板ｌＯの表面にパターンを形成す
べき第４の物質を薄膜１３をマスクに堆積させ〔第１図
（ｄ）〕、第１の層１１をエツチング除去することによ
り所望のパターン１４を得る〔第１図（ｅ）〕。
かくして寸法誤差が極めて少なくかつ加工用に用いて不
用になった第１の層１１および第２の層１２を除去して
成る微細パターンを得ることができる。
用になった第１の層１１および第２の層１２を除去して
成る微細パターンを得ることができる。
また、本発明の他の実施例として、第１の層と第２の層
を同一の物質で形成してプロセスの簡略化を図ることが
可能である。
を同一の物質で形成してプロセスの簡略化を図ることが
可能である。
第２図に示すように、第１の層と第２の層を同一物質と
した層を基板２０上に形成する。この層をＡ層２１と呼
ぶことにし、まずＡ層の一部をエツチングし段差を形成
する（第２図）。この場合斜め蒸着の際の入射角は〜４
５″なのでエツチングする深さは、形成すべき微細パタ
ーンの寸法と同程度である必要がある。この段差を利用
して微細パターンを形成するものであり、以降のプロセ
スは、上記した第１図（ｂ）〜（ｅ）に示した本発明の
パターン形成方法の実施例と同様である。
した層を基板２０上に形成する。この層をＡ層２１と呼
ぶことにし、まずＡ層の一部をエツチングし段差を形成
する（第２図）。この場合斜め蒸着の際の入射角は〜４
５″なのでエツチングする深さは、形成すべき微細パタ
ーンの寸法と同程度である必要がある。この段差を利用
して微細パターンを形成するものであり、以降のプロセ
スは、上記した第１図（ｂ）〜（ｅ）に示した本発明の
パターン形成方法の実施例と同様である。
第３図（ａ）乃至（ｆ）は本発明のパターン形成方法の
更に他の実施例を示す工程断面図である。
更に他の実施例を示す工程断面図である。
この第３図（ａ）乃至（ｆ）に示す実施例は電界効果型
トランジスタのゲート部の微細化を図ると共に、セルフ
アライメント技術を導入し、微細化に伴ない問題となる
アライメントの困難性を解決する上で有効なものである
。
トランジスタのゲート部の微細化を図ると共に、セルフ
アライメント技術を導入し、微細化に伴ない問題となる
アライメントの困難性を解決する上で有効なものである
。
まず、基板３０の表面にｎ”／ｎ層若しくはＰ”／Ｐ層
３２／３１を形成した試料にＭｌの層３３と第２の層３
４を堆積する〔第３図（ａ）〕。第２の層３４にはパタ
ーニングが施してあり、第２の層による段差を利用して
斜め蒸着を行ない第３の物質より成る薄膜３５を堆積さ
せる〔第３図（ｂ）〕。
３２／３１を形成した試料にＭｌの層３３と第２の層３
４を堆積する〔第３図（ａ）〕。第２の層３４にはパタ
ーニングが施してあり、第２の層による段差を利用して
斜め蒸着を行ない第３の物質より成る薄膜３５を堆積さ
せる〔第３図（ｂ）〕。
この薄膜３５をマスクに第１の層３３をエツチングする
。このとき第３図（Ｃ）に於いて１１と１２の関係が１
．＜１２となるように第１の層３３をオ、＜エツチング
する。更に第１の層３３をマスクに基板表面をエツチン
グし、表面にｎ又は２層３１が現われるようにする〔第
３図（ｄ））。その後、ゲート金属３６を堆積させ〔第
３図（ｅ）〕、第１の層３３をエツチング除去するとリ
セス構造のＦＥＴゲート部が得られる〔第３図（ｆ）〕
。
。このとき第３図（Ｃ）に於いて１１と１２の関係が１
．＜１２となるように第１の層３３をオ、＜エツチング
する。更に第１の層３３をマスクに基板表面をエツチン
グし、表面にｎ又は２層３１が現われるようにする〔第
３図（ｄ））。その後、ゲート金属３６を堆積させ〔第
３図（ｅ）〕、第１の層３３をエツチング除去するとリ
セス構造のＦＥＴゲート部が得られる〔第３図（ｆ）〕
。
このときゲート長は〔第３図（Ｃ）〕の１１の寸法に等
しくチャネル長は同図の１２の寸法に等しくなる。この
ことから、ソース・ゲート間距離は第１の層３３のオー
バエツチングを制御することで、自由に高精度に設定す
ることができる。特にＦＥＴの実効相互コンダクタンス
を大きくする上で、ソースゲート間距離を短縮し、ソー
ス抵抗の低減化を図ることは非常に重要なことから、本
プロセスのセルフアライメント技術を導入した斜め蒸着
法による微細パターンの形成方法の有効性は大きいもの
となる。
しくチャネル長は同図の１２の寸法に等しくなる。この
ことから、ソース・ゲート間距離は第１の層３３のオー
バエツチングを制御することで、自由に高精度に設定す
ることができる。特にＦＥＴの実効相互コンダクタンス
を大きくする上で、ソースゲート間距離を短縮し、ソー
ス抵抗の低減化を図ることは非常に重要なことから、本
プロセスのセルフアライメント技術を導入した斜め蒸着
法による微細パターンの形成方法の有効性は大きいもの
となる。
また、本発明において用いられる斜め蒸着法は装置面で
の新しい要求はほとんどなく、極微細パターン形成方法
としては高価な装置を必要としない、より実用性の高い
ものである。
の新しい要求はほとんどなく、極微細パターン形成方法
としては高価な装置を必要としない、より実用性の高い
ものである。
〈発明の効果〉
以上のように、本発明のパターン形成方法によれば、形
成すべき薄膜の厚さに関係なく、寸法の高い制御性を保
持すると共に、従来法においては不可能であったパター
ン形成後、不用となる斜め蒸着用の瞑の除去をも容易に
行なうことが出来、特に半導体装置等の極微細パターン
の形成方法として極めて有効なものである。
成すべき薄膜の厚さに関係なく、寸法の高い制御性を保
持すると共に、従来法においては不可能であったパター
ン形成後、不用となる斜め蒸着用の瞑の除去をも容易に
行なうことが出来、特に半導体装置等の極微細パターン
の形成方法として極めて有効なものである。
第１図（ａ）乃至（ｅ）ｔＩｉ本発明のパターン形成方
法の一実施例の工程を示す断面図、第２図は本発明の他
の実施例における段差形成の断面図、第３図（ａ）乃至
（ｆ）は、本発明のパターン形成方法の他の実施例の工
程を示す断面図、第４図（ａ）乃至（ｃ）は、従来の斜
め蒸着法による微細パターン形成方法の工程を示す断面
図、第５図は斜め蒸着法における入射角ばらつきと寸法
変換誤差との相関解析に用いたモデルと変数の説明を行
なうための図である。 １０・・・基板、 １１・・・第１の層、 １２−・段
差パターンを形成するための第２層、 １３・・・斜め
蒸着法によって形成した第３の物質より成る薄膜、１４
・・・基板表面にパターンを形成すべき第４の物質、
３０・・・基板、 ３１・・・ｎ／ｉｔまたはＰ層、３
２・・・ｎ＋層またはＰ＋層、 ３３・・・試料の表面
に堆積させた第１の層、 ３４・・・段差パターンを形
成するための第２の層、 ３５・・・斜め蒸着によっ代
理人 弁理士 福 士 愛 彦（他２名）（ａ）（ｂ）
（Ｃ） ｃｄｓ （ｅ） 第１図 第２図
法の一実施例の工程を示す断面図、第２図は本発明の他
の実施例における段差形成の断面図、第３図（ａ）乃至
（ｆ）は、本発明のパターン形成方法の他の実施例の工
程を示す断面図、第４図（ａ）乃至（ｃ）は、従来の斜
め蒸着法による微細パターン形成方法の工程を示す断面
図、第５図は斜め蒸着法における入射角ばらつきと寸法
変換誤差との相関解析に用いたモデルと変数の説明を行
なうための図である。 １０・・・基板、 １１・・・第１の層、 １２−・段
差パターンを形成するための第２層、 １３・・・斜め
蒸着法によって形成した第３の物質より成る薄膜、１４
・・・基板表面にパターンを形成すべき第４の物質、
３０・・・基板、 ３１・・・ｎ／ｉｔまたはＰ層、３
２・・・ｎ＋層またはＰ＋層、 ３３・・・試料の表面
に堆積させた第１の層、 ３４・・・段差パターンを形
成するための第２の層、 ３５・・・斜め蒸着によっ代
理人 弁理士 福 士 愛 彦（他２名）（ａ）（ｂ）
（Ｃ） ｃｄｓ （ｅ） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、基板表面に、第１の層及び第２の層から成る２重層
を形成した後、上部の第２の層を選択的に除去する工程
と、 該第２の層のパターンの端の段差を利用して、試料面に
入射角θでもって斜め蒸着すべき第３の物質の薄膜を形
成する工程と、 該第３の物質の薄膜をマスクに上記第１の層にパターン
を形成する工程と、 最終的に基板表面にパターンを形成すべき第４の物質を
上記第３の物質の薄膜をマスクとして堆積させる工程と
、 上記第１の層、第２の層、および第３の物質より成る薄
膜を除去する工程と を有することを特徴とするパターン形成方法。 ２、前記第１の層及び第２の層の膜材料として、同一種
類の物質を使用することを特徴とする特許請求の範囲第
１項記載のパターン形成方法。 ３、前記基板として表面にｎ＾＋／ｎ又はＰ＾＋／Ｐ層
を形成したものを使用し、 前記第３の物質の薄膜をマスクにして、第１の層にパタ
ーンを形成する工程は エッチング条件を調節して、等方性オーバエッチングを
行い、然る後、基板表面のｎ＾＋／ｎ層又はＰ＾＋／Ｐ
層を上記第１の層をマスクに適当な深さだけエッチング
除去して後、最終的に基板表面にパターンを形成すべき
第４の物質を第３の物質から成る薄膜をマスクに堆積さ
せる工程を含んでなることを特徴とする特許請求の範囲
第１項記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357884A JPS61100977A (ja) | 1984-10-22 | 1984-10-22 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357884A JPS61100977A (ja) | 1984-10-22 | 1984-10-22 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100977A true JPS61100977A (ja) | 1986-05-19 |
Family
ID=16800359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22357884A Pending JPS61100977A (ja) | 1984-10-22 | 1984-10-22 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (ja) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100403935B1 (ko) * | 2000-07-03 | 2003-10-30 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 패턴형성방법 및 박막트랜지스터의 제조방법 |
-
1984
- 1984-10-22 JP JP22357884A patent/JPS61100977A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (ja) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100403935B1 (ko) * | 2000-07-03 | 2003-10-30 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 패턴형성방법 및 박막트랜지스터의 제조방법 |
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