JPH01283971A - 電極パターンの形成方法 - Google Patents
電極パターンの形成方法Info
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- JPH01283971A JPH01283971A JP11525988A JP11525988A JPH01283971A JP H01283971 A JPH01283971 A JP H01283971A JP 11525988 A JP11525988 A JP 11525988A JP 11525988 A JP11525988 A JP 11525988A JP H01283971 A JPH01283971 A JP H01283971A
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Landscapes
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔彦業ｔの利用分野〕
この発明は半導体装置の電極パターンの形成方法に関し
、先に形成されたパターン部に自己整合的に後工程にて
電極パターンを形成する方法を提供するものである。
、先に形成されたパターン部に自己整合的に後工程にて
電極パターンを形成する方法を提供するものである。
第２図（ａ）〜（ｆ）は従来の電極パターンの形成方法
を各工程順に示した要部断面図で、（ａ）図は基板（１
）上に予め形成されたダミーパターン（２）を示す、（
ｂ）図は全面に塗布膜（３）を塗布した状態、（Ｃ）図
は塗布膜（３）を全面的にエツチングして塗布膜（３ａ
）を残しダミーパターン（２）の頭部を露出させた状ａ
、（ｄ）図はダミーパターン（２）を選択的に除去し、
開口部（４）を形成した状態、（Ｃ）図は全面に金属膜
（５）を堆積した状態で、（ｆ）図は塗布膜（３ａ）と
共に金属膜（５ａ）を除去することにより開口部にのみ
電極パターン（５ｂ）を形成した状態である。
を各工程順に示した要部断面図で、（ａ）図は基板（１
）上に予め形成されたダミーパターン（２）を示す、（
ｂ）図は全面に塗布膜（３）を塗布した状態、（Ｃ）図
は塗布膜（３）を全面的にエツチングして塗布膜（３ａ
）を残しダミーパターン（２）の頭部を露出させた状ａ
、（ｄ）図はダミーパターン（２）を選択的に除去し、
開口部（４）を形成した状態、（Ｃ）図は全面に金属膜
（５）を堆積した状態で、（ｆ）図は塗布膜（３ａ）と
共に金属膜（５ａ）を除去することにより開口部にのみ
電極パターン（５ｂ）を形成した状態である。
第３図は第２図の工程を電界効果トランジスタ（ＦＥＴ
）のゲート電極形成に応用した実施例の断面図である。
）のゲート電極形成に応用した実施例の断面図である。
第３図（ａ）は予め半導体基板＋１１４：に形成したダ
ミーパターン（２）をマスクとしてイオン注入法により
ダミーパターン（２）に接して高不純物濃度層を形成し
、熱処理を加えることによって低抵抗層（６ａ） 、（
ｅｂ）とした状態である。（ｂ）図は前記第２図で説明
した工程により、ダミーパターン（２）が位置したのと
全（同じ位置にゲート電極（７）を形成した状態。（Ｃ
）図は低抵抗層（６す、（６ｂ）とオーム性接触するソ
ース電極（８ａ） 、ドレイン電極（８ｂ）を形成した
状態であって、電界効果トランジスタ（ＦＥＴ）が構成
される。
ミーパターン（２）をマスクとしてイオン注入法により
ダミーパターン（２）に接して高不純物濃度層を形成し
、熱処理を加えることによって低抵抗層（６ａ） 、（
ｅｂ）とした状態である。（ｂ）図は前記第２図で説明
した工程により、ダミーパターン（２）が位置したのと
全（同じ位置にゲート電極（７）を形成した状態。（Ｃ
）図は低抵抗層（６す、（６ｂ）とオーム性接触するソ
ース電極（８ａ） 、ドレイン電極（８ｂ）を形成した
状態であって、電界効果トランジスタ（ＦＥＴ）が構成
される。
以上の工程で飼えば、ゲート［極（７）に高耐熱性の材
料を用いれば最初からダミーパーターン（２）を用いな
くとも第３図（ｃ）のＦＥＴは製造出来る。しかし、ゲ
ート［ｆｆｌ ＋７１として高耐熱性の材料が用いられ
ない場合には第３図（ａ）〜（Ｃ）に示した様な工程が
必要である。現実的に列えば、高周波数動作を要求され
るＦＥＴ ではゲート電極（７）の抵抗が低いことが必
要で、ＡＩ！やＡｕなどの金属材料を用いる必要がある
が、これら低抵抗材料は一般に耐熱性がなく上記の工程
を必要とするのである。
料を用いれば最初からダミーパーターン（２）を用いな
くとも第３図（ｃ）のＦＥＴは製造出来る。しかし、ゲ
ート［ｆｆｌ ＋７１として高耐熱性の材料が用いられ
ない場合には第３図（ａ）〜（Ｃ）に示した様な工程が
必要である。現実的に列えば、高周波数動作を要求され
るＦＥＴ ではゲート電極（７）の抵抗が低いことが必
要で、ＡＩ！やＡｕなどの金属材料を用いる必要がある
が、これら低抵抗材料は一般に耐熱性がなく上記の工程
を必要とするのである。
従来の電極形成方法が工業的に成功する為の鍵は第２図
（りに示すダミーパターンの頭部露出工程である。第２
図（ｂ）において塗布膜の立面がダミーパターン上部で
盛りとがってしまうために、ダを一パターンの横部でも
ダミーパターンに近づ（程塗布膜の厚さが厚くなり、全
面を均一にエツチングしてもダミーパターンの頭部が露
出できなかったり、頭部は露出出来ても基板の表面が露
出してしまう部分が発生したりするという課題があり、
非常に大きな余裕を見込んだプロセス設計や、非常に精
密なプロセス制御を必要とした。
（りに示すダミーパターンの頭部露出工程である。第２
図（ｂ）において塗布膜の立面がダミーパターン上部で
盛りとがってしまうために、ダを一パターンの横部でも
ダミーパターンに近づ（程塗布膜の厚さが厚くなり、全
面を均一にエツチングしてもダミーパターンの頭部が露
出できなかったり、頭部は露出出来ても基板の表面が露
出してしまう部分が発生したりするという課題があり、
非常に大きな余裕を見込んだプロセス設計や、非常に精
密なプロセス制御を必要とした。
この発明は上記のような課題を解決するためになされた
もので、凸パターンとを塗布膜で平坦にする場合により
容易に、且つ確実に平坦な表面を得ることが出来る電極
形成方法を得ることを目的とする。
もので、凸パターンとを塗布膜で平坦にする場合により
容易に、且つ確実に平坦な表面を得ることが出来る電極
形成方法を得ることを目的とする。
この発明に係る電極パターンの形成方法は塗布膜を塗布
する前に全面に膜を形成し、凸パターン側部の膜のみを
除去することによって凸パターン側部に凹みを作り、塗
布膜を塗布した際に塗布膜表面が凸パターンと部におい
ても平坦になる様にしたものである。
する前に全面に膜を形成し、凸パターン側部の膜のみを
除去することによって凸パターン側部に凹みを作り、塗
布膜を塗布した際に塗布膜表面が凸パターンと部におい
ても平坦になる様にしたものである。
この発明の１極パターンの形成方法によれば塗布膜は凸
パターン、！：Ｓにおいても平坦になるので、その後の
凸パターンの頭部を露出させる工程がより容易に且つ確
実に行なえるので、結果的に所望の電極パターンを高い
歩留りで形成出来る。
パターン、！：Ｓにおいても平坦になるので、その後の
凸パターンの頭部を露出させる工程がより容易に且つ確
実に行なえるので、結果的に所望の電極パターンを高い
歩留りで形成出来る。
以下、この発明の一実施例を図について説明する。
第１図（ａ）において、（１）は基板、（２）は予め形
成したダミーパターンである。（ｂ）図は全面に例えば
プラズマＣＶＤ法により絶縁膜（２）を堆積した状態、
（Ｃ）図はダミーパターン（２）の側面部の絶縁膜（２
）を除去して絶縁膜（１２ａ）（１２ｂ）とし基板（１
）の一部まで露出した状態、（ｄ）図はこの上に塗布膜
（３］を塗布して立面を平坦に、した状態、（Ｃ）図は
この塗布膜（３）を均一にエツチングしてダミーパター
ン（２）立に残った絶縁膜（ｘｚｂ）の頭部を露出させ
た状態、（ｆ）図はダミーパターン（２）と絶縁膜（１
２ｂ）を除去した状態、（ω図はこの上に方向性の堆積
技術９例えば真空蒸着法により金属膜（５１Ｘ５ｂ）を
堆積した状態、Φ）図は塗布Ｋ （ｓａ）を溶解・除去
することによって、不要な金１膜（５りを除去（リフト
オフと言う）した状態で、金属膜（５ｂ）が元々ダミー
パターン（２ａ）のあった位置ｆζ残置されている。（
０図は范縁膜（１２λ）を除去した状態である。
成したダミーパターンである。（ｂ）図は全面に例えば
プラズマＣＶＤ法により絶縁膜（２）を堆積した状態、
（Ｃ）図はダミーパターン（２）の側面部の絶縁膜（２
）を除去して絶縁膜（１２ａ）（１２ｂ）とし基板（１
）の一部まで露出した状態、（ｄ）図はこの上に塗布膜
（３］を塗布して立面を平坦に、した状態、（Ｃ）図は
この塗布膜（３）を均一にエツチングしてダミーパター
ン（２）立に残った絶縁膜（ｘｚｂ）の頭部を露出させ
た状態、（ｆ）図はダミーパターン（２）と絶縁膜（１
２ｂ）を除去した状態、（ω図はこの上に方向性の堆積
技術９例えば真空蒸着法により金属膜（５１Ｘ５ｂ）を
堆積した状態、Φ）図は塗布Ｋ （ｓａ）を溶解・除去
することによって、不要な金１膜（５りを除去（リフト
オフと言う）した状態で、金属膜（５ｂ）が元々ダミー
パターン（２ａ）のあった位置ｆζ残置されている。（
０図は范縁膜（１２λ）を除去した状態である。
この発明の第１のポイントは第１図（ｂ） 、 （Ｃ）
における絶縁膜（１２す（１２ｂ）の堆積と除去工程に
ある。
における絶縁膜（１２す（１２ｂ）の堆積と除去工程に
ある。
この実施例では絶縁膜（１２す（１ｚｂ）を平行平板型
のプラズマＣＶＤ法によるシリコン酸化膜（ｓｉｏｍで
形成した。この堆積法によれば第１図（ｂ）に示す如く
、ダミーパターン（２）の側部で絶縁膜凹は（びれた形
状になるが、これはダミーパターン（２）の側面への堆
積速度が遅い事に起因している。これを例えば弗酸水溶
液で処理すると、ダミーパターン（２）側面に堆積した
絶縁膜（１２１は他の部位に比べて非常にエツチング速
度が速く、平坦部よりも先に除去される。これは、横方
向に成長した絶縁膜がエツチング液に対して弱（、又、
歪んでいることによるストレスによる増速エツチングが
起こるためと理解できる。我々の行った実験では、ダζ
−パターン（２）の高さを０．５μｍ、酸化膜々厚を同
じく０．５μｍとした場合、５チの弗酸水溶液に対して
約２０秒で第１図（ｃ）の様になった。このとき他の平
坦部の酸化膜は２００Ａ程度しかエツチングされておら
ず、事実Ｊ：％ダミーパターン側部のみを選択的にエツ
チングしたことになる。このとき、ダミーパターン（２
）の上部のＳｉＯ膜（１２ｂ）もほとんどエツチングさ
れずに残っている。また、ダミーパターン（２）として
も同じＳｉＯ膜を用いたが、これもほとんどエツチング
されないものであった。、次いで第１図（ｄ）に示す様
に全面に塗布膜（３］を塗布すると、ダミーパターン（
２）とそのと部に残った絶縁膜（１ｚｂ）の側部には深
さ０．５μｍの溝が出来たことになり、ダミーパターン
（２）上部の塗布膜（３）は横へ流れ込みやす（なり、
結果的に図示した様にｔ面は従来法によるより平坦性が
得られる。また、ダミーパターンとして元々は０．５μ
ｍの高さしかなかったものが１．０μｍの高さとなるの
で、第１図（ｆ）に示した様に頭部露出後ダミーパター
ン（２）を除去した際の開口部（４）の深さが従来のも
のに比べ２倍近くになっている。このことは金４膜（５
りの厚さを厚くしても金属膜（５りと（５ｂ）がつなが
ってしまうことがなく、リフトオフによる電極（５ｂ）
の形成が確実に実施出来る。
のプラズマＣＶＤ法によるシリコン酸化膜（ｓｉｏｍで
形成した。この堆積法によれば第１図（ｂ）に示す如く
、ダミーパターン（２）の側部で絶縁膜凹は（びれた形
状になるが、これはダミーパターン（２）の側面への堆
積速度が遅い事に起因している。これを例えば弗酸水溶
液で処理すると、ダミーパターン（２）側面に堆積した
絶縁膜（１２１は他の部位に比べて非常にエツチング速
度が速く、平坦部よりも先に除去される。これは、横方
向に成長した絶縁膜がエツチング液に対して弱（、又、
歪んでいることによるストレスによる増速エツチングが
起こるためと理解できる。我々の行った実験では、ダζ
−パターン（２）の高さを０．５μｍ、酸化膜々厚を同
じく０．５μｍとした場合、５チの弗酸水溶液に対して
約２０秒で第１図（ｃ）の様になった。このとき他の平
坦部の酸化膜は２００Ａ程度しかエツチングされておら
ず、事実Ｊ：％ダミーパターン側部のみを選択的にエツ
チングしたことになる。このとき、ダミーパターン（２
）の上部のＳｉＯ膜（１２ｂ）もほとんどエツチングさ
れずに残っている。また、ダミーパターン（２）として
も同じＳｉＯ膜を用いたが、これもほとんどエツチング
されないものであった。、次いで第１図（ｄ）に示す様
に全面に塗布膜（３］を塗布すると、ダミーパターン（
２）とそのと部に残った絶縁膜（１ｚｂ）の側部には深
さ０．５μｍの溝が出来たことになり、ダミーパターン
（２）上部の塗布膜（３）は横へ流れ込みやす（なり、
結果的に図示した様にｔ面は従来法によるより平坦性が
得られる。また、ダミーパターンとして元々は０．５μ
ｍの高さしかなかったものが１．０μｍの高さとなるの
で、第１図（ｆ）に示した様に頭部露出後ダミーパター
ン（２）を除去した際の開口部（４）の深さが従来のも
のに比べ２倍近くになっている。このことは金４膜（５
りの厚さを厚くしても金属膜（５りと（５ｂ）がつなが
ってしまうことがなく、リフトオフによる電極（５ｂ）
の形成が確実に実施出来る。
従来例によると、０．５μｍ厚のダミーパターンで形成
できる電極（５ｂ）の厚さは０．２μｍ程度であったが
、この発明によれば、０．６μｍＪＪ、Ｊ：の厚さのに
極を形成することも可能である。金属膜の厚さを厚くす
る必要がない場合は製造マージンが大きくなり歩留りが
大幅に向とするという効果が期待出来る。
できる電極（５ｂ）の厚さは０．２μｍ程度であったが
、この発明によれば、０．６μｍＪＪ、Ｊ：の厚さのに
極を形成することも可能である。金属膜の厚さを厚くす
る必要がない場合は製造マージンが大きくなり歩留りが
大幅に向とするという効果が期待出来る。
なお、上記実施例では最終的には絶縁膜（ＩＺａ）を除
去した場合を示したが、除去せずに後工程で利用するこ
とも可能である。
去した場合を示したが、除去せずに後工程で利用するこ
とも可能である。
また、絶縁膜としてはブフズマＣＶＤ法によるシリコン
酸化膜の他に同法によるシリコン窒化膜。
酸化膜の他に同法によるシリコン窒化膜。
シリコン酸化窒化膜も用いてもまた、同様の効果を得ら
れる膜であれば何でも良い。また、ここではダミーパタ
ーン（２）として酸化膜を用いた場合を示したが、これ
は他の材料でも良いことは言うまでもなく、また０例え
ば下層を金＊ｉ、ｈ層を絶縁膜という様に２層あるいは
それｗｈの多層膜としても良い、この場合、下層の金ｆ
ｉ膜は開口部内に残し、この上に金属膜（５ｂ）を積み
重ねるという方式にも用いることが出来る。
れる膜であれば何でも良い。また、ここではダミーパタ
ーン（２）として酸化膜を用いた場合を示したが、これ
は他の材料でも良いことは言うまでもなく、また０例え
ば下層を金＊ｉ、ｈ層を絶縁膜という様に２層あるいは
それｗｈの多層膜としても良い、この場合、下層の金ｆ
ｉ膜は開口部内に残し、この上に金属膜（５ｂ）を積み
重ねるという方式にも用いることが出来る。
以上のようにこの発明によれば、凸パターンの高さを実
質的に高くする仁とが出来、塗布膜の平坦性も改善され
るため、リフトオフによるり極パターンをより厚く出来
、あるいはより容易に形成できるため、性能歩留りの向
上が期待出来る。
質的に高くする仁とが出来、塗布膜の平坦性も改善され
るため、リフトオフによるり極パターンをより厚く出来
、あるいはより容易に形成できるため、性能歩留りの向
上が期待出来る。
第１図（Ｔａ）〜（りはこの発明の一実施例による電極
パターンの形成方法の各工程断面図、第２図（ａ）〜（
ｆ）は従来の電極パターンの形成方法の各工福断面図、
第３図は第２図の電極パターンの形成方法を用いたＦＥ
Ｔの製造工程を示す要部断面図である。 図において、（１）は基板、（２）はダミーパターン。 （３）は塗布膜、（ハ）は開口部、（５）は金属膜、（
１り（ｘｚａ）（ｘｚｂ）は絶縁膜である。 なお９図中、同一符号は同一、又は相当部分を示す。
パターンの形成方法の各工程断面図、第２図（ａ）〜（
ｆ）は従来の電極パターンの形成方法の各工福断面図、
第３図は第２図の電極パターンの形成方法を用いたＦＥ
Ｔの製造工程を示す要部断面図である。 図において、（１）は基板、（２）はダミーパターン。 （３）は塗布膜、（ハ）は開口部、（５）は金属膜、（
１り（ｘｚａ）（ｘｚｂ）は絶縁膜である。 なお９図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 予め凸パターンが設けられた基板上に第１の膜を堆積
する工程と、前記凸パターン側面に堆積した前記第１の
膜を除去する工程と、この上に塗布膜を塗布し、その上
面を平坦にする工程と、前記凸パターンの一部又は全部
を選択的に除去して塗布膜に開口部を設ける工程と、全
面に金属膜を堆積し前記開口部内以外の金属膜を塗布膜
と共に除去（リフトオフ）し、前記開口部内に金属膜を
残して電極とする工程とを備えたことを特徴とする電極
パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11525988A JPH01283971A (ja) | 1988-05-11 | 1988-05-11 | 電極パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11525988A JPH01283971A (ja) | 1988-05-11 | 1988-05-11 | 電極パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283971A true JPH01283971A (ja) | 1989-11-15 |
Family
ID=14658249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11525988A Pending JPH01283971A (ja) | 1988-05-11 | 1988-05-11 | 電極パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160094239A (ko) * | 2015-01-30 | 2016-08-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1988
- 1988-05-11 JP JP11525988A patent/JPH01283971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160094239A (ko) * | 2015-01-30 | 2016-08-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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