KR20160094239A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

안정적인 더미 패턴을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것이다. 상기 반도체 장치는 제1 폭을 갖는 제1 더미 게이트; 상기 제1 더미 게이트와 길이 방향으로 인접하고, 제2 폭을 갖는 제2 더미 게이트; 및 상기 제1 더미 게이트와 상기 제2 더미 게이트를 연결하는 적어도 하나의 브리지를 포함하고, 상기 제1 폭과 상기 제2 폭은 공정 최소선폭보다 좁다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
패턴 밀도(pattern density)와 패터너빌러티(patternability)를 높이기 위해서, 기판의 일부 영역에 더미 패턴을 형성할 수 있다. 그런데, 더미 패턴에 언더컷이 발생하거나, 더미 패턴이 비대칭적 형상으로 형성될 수 있다. 이와 같이 더미 패턴이 불안정할 경우에는, 이후의 공정에서의 결함 요인(defect source)으로 작용할 수 있다.
본 발명이 해결하고하 하는 과제는, 안정적인 더미 패턴을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 안정적인 더미 패턴을 형성하기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 제1 폭을 갖는 제1 더미 게이트; 상기 제1 더미 게이트와 길이 방향으로 인접하고, 제2 폭을 갖는 제2 더미 게이트; 및 상기 제1 더미 게이트와 상기 제2 더미 게이트를 연결하는 적어도 하나의 브리지를 포함하고, 상기 제1 폭과 상기 제2 폭은 공정 최소선폭보다 좁다.
상기 제1 더미 게이트와 상기 제2 더미 게이트는 핀(fin)을 교차하도록 형성될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 거리는, 상기 제1 폭 및 상기 제2 폭보다 넓을 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 순차적으로 배열된 제1 브리지 내지 제4 브리지가 형성되고, 상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리와, 상기 제3 브리지와 상기 제4 브리지 사이의 제2 거리는 서로 동일하고, 상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리는 상기 제2 브리지와 상기 제3 브리지 사이의 제3 거리보다 작을 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트와 길이 방향으로 인접하는 제3 더미 게이트와 제4 더미 게이트를 더 포함하고, 상기 제1 더미 게이트, 상기 제2 더미 게이트, 상기 제3 더미 게이트 및 상기 제4 더미 게이트 순서로, 연속적으로 배치될 수 있다.
상기 제3 더미 게이트와 상기 제4 더미 게이트 사이를 연결하는 적어도 하나의 브리지를 더 포함할 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고, 상기 제3 더미 게이트와 상기 제4 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에는 브리지가 비형성될 수 있다.
상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에는 브리지가 비형성될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고, 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에 제5 브리지가 형성될 수 있다.
상기 제3 더미 게이트와 상기 제4 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에 제6 브리지가 형성될 수 있다.
상기 브리지의 폭은 상기 제1 폭 및 상기 제2 폭과 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 폭을 갖는 제1 더미 게이트; 상기 제1 더미 게이트와 길이 방향으로 인접하고, 제2 폭을 갖는 제2 더미 게이트; 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이를 연결하는 적어도 하나의 브리지; 제3 폭을 갖는 제1 게이트; 상기 제1 게이트와 길이 방향으로 인접하고, 제4 폭을 갖는 제2 게이트; 및 상기 제3 폭 및 상기 제4 폭보다 넓은 제5 폭을 갖는 제3 게이트을 포함하되, 상기 제5 폭은 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 거리보다 넓을 수 있다.
상기 제1 폭, 상기 제2 폭, 상기 제3 폭 및 상기 제4 폭은 공정 최소선폭보다 좁을 수 있다.
상기 제5 폭은 공정 최소선폭과 같거나 클 수 있다.
상기 제1 게이트와 상기 제2 게이트 사이에는 브리지가 비형성될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트는 제1 핀(fin)을 교차하도록 형성되고, 상기 제1 게이트와 상기 제2 게이트는 제2 핀을 교차하도록 형성될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 순차적으로 배열된 제1 브리지 내지 제4 브리지가 형성되고, 상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리와, 상기 제3 브리지와 상기 제4 브리지 사이의 제2 거리는 서로 동일하고, 상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리는 상기 제2 브리지와 상기 제3 브리지 사이의 제3 거리보다 작을 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트와 길이 방향으로 인접하는 제3 더미 게이트와 제4 더미 게이트를 더 포함하고, 상기 제1 더미 게이트, 상기 제2 더미 게이트, 상기 제3 더미 게이트 및 상기 제4 더미 게이트 순서로, 연속적으로 배치될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고, 상기 제3 더미 게이트와 상기 제4 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에는 브리지가 비형성되고, 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에는 브리지가 비형성될 수 있다.
상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고, 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에 제5 브리지가 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 핀; 상기 핀과 교차하도록 형성되고, 길이 방향으로 서로 인접하고, 공정 최소선폭보다 작은 폭을 갖는 다수의 더미 게이트; 및 상기 다수의 더미 게이트 중 인접한 더미 게이트 사이에 형성된 다수의 브리지 쌍(bridge pair)를 포함하되, 상기 다수의 브리지 쌍은 제1 브리지 쌍 내지 제7 브리지 쌍을 포함하고, 상기 제1 브리지 쌍을 중심으로 상기 제2 브리지 쌍 내지 제7 브리지 쌍이 배치되고, 상기 제2 브리지 쌍 내지 제7 브리지 쌍은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 배치될 수 있다.
상기 제1 브리지 쌍으로부터 상기 제2 브리지 쌍까지의 거리와, 상기 제1 브리지 쌍으로부터 상기 제3 브리지 쌍까지의 거리는 서로 동일할 수 있다.
상기 제1 브리지 쌍 내지 제3 브리지 쌍은 동일한 직선 위에 배치될 수 있다.
상기 다수의 더미 게이트는 제1 더미 게이트 및 제2 더미 게이트를 포함하고, 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에는 적어도 두개의 브리지 쌍이 배치될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 하부층 상에, 서로 마주보는 스페이스 형태의 제1 마스크와 제2 마스크를 형성하고, 상기 제1 마스크의 일부와 상기 제2 마스크의 일부를 연결하는 아일랜드 형태의 제3 마스크를 형성하고, 상기 제3 마스크의 일부를 제거하여 사각형 형상의 제3 마스크 패턴을 형성하고, 상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크 패턴을 이용하여 상기 하부층을 패터닝하여 더미 패턴을 완성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11은 브리지 쌍을 설명하기 위한 개념도이다.
도 12 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 19는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 20은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 21 및 도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 1, 도 3, 도 5, 도 7은 평면도이고, 도 2, 도 4, 도 6, 도 8은 각각 도 1, 도 3, 도 5, 도 7의 A ­ A 를 따라서 절단한 단면도이다. 도 10은 더미 패턴을 설명하기 위한 사시도이다. 도 11은 브리지 쌍을 설명하기 위한 개념도이다. 한편, 도 1, 도 3 및 도 5에서, 다수의 핀은 하부층에 의해서 가려지지만, 이해를 돕기 위해서 다수의 핀을 같이 도시하였다.
우선, 도 1 및 도 2를 참조하면, 기판(100) 상에 제1 방향(X)으로 길게 연장된 다수의 핀(110)을 형성한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다수의 핀(110)은 기판(100)을 패터닝하여 형성할 수도 있다. 또는, 기판(100) 상에 몰드 절연막을 형성한 후 몰드 절연막을 이용하여 에피성장법을 이용하여 형성할 수도 있다.
이어서, 다수의 핀(110)이 형성된 기판(100) 상에 하부층(120)을 형성한다. 하부층(120)은 게이트를 형성하기 위한 물질, 예를 들어, 실리콘일 수 있다. 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 또한, 하부층(120)은 불순물이 도핑되지 않을 수도 있고, n형 물질(예를 들어, 비소, 인 또는 다른 n형 물질) 또는 p형 물질(예를 들어, 붕소 또는 다른 p형 물질)로 도핑될 수 있다. 또는, 하부층(120)은 금속물질을 포함할 수도 있다.
이어서, 하부층(120) 상에 다수의 제1 마스크(130)를 형성한다. 제1 마스크(130)는 제2 방향(Y)으로 길게 연장된 라인 형태일 수 있다. 제1 마스크(130)는 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 마스크(130)의 양측벽에, 제1 마스크(130)를 따라서 제2 마스크(140a)와 제3 마스크(140b)를 형성한다. 제2 마스크(140a)와 제3 마스크(140b)는 제1 마스크(130)에 대해서 식각 선택비가 있는 물질일 수 있다. 예를 들어, 제2 마스크(140a)와 제3 마스크(140b)는 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 마스크(130)가 질화막인 경우, 제2 마스크(140a) 및 제3 마스크(140b)는 산화막일 수 있다.
또한, 제2 마스크(140a)와 제3 마스크(140b)는 스페이서 형태일 수 있다. 예를 들어, 하부층(120)의 상면과, 제1 마스크(130)의 상면과 측벽을 따라서 산화막을 형성한 후, 에치백 공정을 하여 스페이서 형태의 제2 마스크(140a)와 제3 마스크(140b)를 형성할 수 있다.
여기서, 제1 마스크(130)의 폭(Wc)은 공정 최소선폭과 같거나 더 클 수 있다. 제2 마스크(140a) 및 제3 마스크(140b)는 스페이서 형성 공정을 이용하여 형성하였기 때문에, 제2 마스크(140a)의 폭(Wa) 및 제3 마스크(140b)의 폭(Wb)은 공정 최소선폭보다 더 작을 수 있다. 제2 마스크(140a) 및 제3 마스크(140b)를 이용하여 식각 공정을 수행하면, 공정 최소선폭보다 좁은 폭을 갖는 패턴을 형성할 수 있다.
도 3 및 도 4를 참고하면, 제1 마스크(130)를 제거한다. 예를 들어, 제1 마스크(130)를 선택적으로 제거할 수 있는 식각액을 이용하여, 습식 식각을 진행할 수 있다.
제1 마스크(130)를 제거한 후에, 하부층(120) 상에는 제2 마스크(140a)와 제3 마스크(140b)가 남게 된다. 여기서, 제1 마스크(130)의 양측벽에 각각 위치하였던 제2 마스크(140a)와 제3 마스크(140b)는 "서로 등지고 있다"고 정의한다. 한편, 일측(즉, 도 2의 왼쪽)에 위치한 제1 마스크(130)의 우측벽에 형성된 제2 마스크(140a)와, 타측(즉, 도 2의 오른쪽)에 위치한 제1 마스크(130)의 좌측벽에 형성된 제3 마스크(140b)는 "서로 마주본다"고 정의한다.
도 5 및 도 6을 참조하면, 제2 마스크(140a)의 일부와 제3 마스크(140b)의 일부를 연결하는 제4 마스크(150)를 형성한다. 도시된 것과 같이, 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b) 사이에 제4 마스크(150)가 형성될 수 있다.
구체적으로, 제4 마스크(150)는 라인 형태가 아닌 아일랜드 형태(island type)일 수 있다. 즉, 제4 마스크(150)는 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b)를 따라서 길게 형성되지 않고, 제2 마스크(140a)와 제3 마스크(140b) 사이에 띄엄띄엄 위치할 수 있다.
여기서, 제4 마스크(150)는 예를 들어, 카본(carbon) 하드마스크일 수 있다. 카본 하드마스크는 산소에 의해 식각될 있어서, 대부분의 패턴에 대해 식각 선택비가 있다. 예를 들어, 카본 하드마스크는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법을 이용하여 만들 수 있다. 예를 들어, 대략 300~550℃의 온도와, 1500W 내지 2000W의 RF 파워 조건의 PECVD 챔버에서 소스가스로서 C3H6, C2H2 와 같은 CxHy 계열을 사용하여 카본 하드마스크을 증착할 수 있다.
제4 마스크(150)의 높이(H2)는, 제2 마스크(140a) 또는 제3 마스크(140b)의 높이(H1)보다 높을 수 있다. 이는 카본 하드 마스크는 산화막 마스크에 비해서 다소 식각 저항성이 떨어질 수 있기 때문이다. 카본 하드 마스크와 산화막 마스크를 동시에 이용하여 식각하려면, 카본 하드 마스크의 높이가 산화막 마스크보다 더 높아야 한다.
또한, 도 5에 도시된 것과 같이, 제4 마스크(150)는 지그재그(zigzag) 형태로 배치될 수 있다. 다르게 설명하면, 어느 하나의 제4 마스크(150)를 6개의 다른 제4 마스크(150)가 둘러싸고 있을 수 있다. 또 다르게 설명하면, 어느 하나의 제4 마스크(150)를 중심으로 6개의 다른 제4 마스크(150)가 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 위치하고 있을 수 있다. 이에 대해서는 도 11을 이용하여 후술한다.
또한, 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b) 사이의 폭(We)은, 제4 마스크(150)의 폭(Wd)보다 작을 수 있다. 즉, 제4 마스크(150)의 일부가 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b)와 오버랩될 수 있다.
도 7 및 도 8을 참조하면, 제4 마스크(150)를 패터닝하여, 제4 마스크(150)의 일부를 제거한다.
구체적으로, 제4 마스크(150) 상에, 제4 마스크(150)의 가운데 영역을 노출하는 제5 마스크를 형성한다. 제5 마스크를 이용하여 제4 마스크(150)의 가운데 영역을 제거하여, 제4 마스크(150) 내에 트렌치(160)을 형성한다. 즉, 사각형 형상을 갖는 제4 마스크 패턴(150a)이 형성될 수 있다.
도 9 및 도 10을 참조하면, 제2 마스크(140a), 제3 마스크(140b) 및 제4 마스크 패턴(150a)을 이용하여 하부층(120)을 패터닝하여, 더미 패턴(190)을 완성한다.
더미 패턴(190)은 제1 폭(W1)을 갖는 제1 더미 게이트(210)와, 제2 폭(W2)을 갖는 제2 더미 게이트(220)와, 제1 더미 게이트(210)와 제2 더미 게이트(220)를 연결하는 적어도 하나의 브리지(211~216)를 포함한다.
제1 더미 게이트(210)와 제2 더미 게이트(220)는 각각 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b)에 대응되는 위치에 형성된다. 따라서, 제1 더미 게이트(210)와 제2 더미 게이트(220)는 서로 길이 방향으로 인접한다. 또한, 제1 더미 게이트(210)와 제2 더미 게이트(220)는 대응되는 핀(110)을 교차하도록 형성될 수 있다.
여기서, 제1 더미 게이트(210)의 제1 폭(W1)과, 제2 더미 게이트(220)의 제2 폭(W2)은 공정 최소선폭보다 좁을 수 있다. 전술한 것과 같이, 제2 마스크(140a)의 폭(Wa)과 제3 마스크(140b)의 폭(Wb)이 공정 최소선폭보다 좁기 때문이다. 제1 더미 게이트(210)와 제2 더미 게이트(220) 사이의 거리(We)는, 제1 폭(W1) 및 제2 폭(W2)보다 넓을 수 있다.
또한, 적어도 하나의 브리지(211~216)는 제4 마스크 패턴(150a)에 대응되는 위치에 형성된다. 따라서, 적어도 하나의 브리지(211~216)는 제1 더미 게이트(210)의 일부와 제2 더미 게이트(220)의 일부를 서로 연결하는 형상을 갖는다.
적어도 하나의 브리지(211~216)는 제1 더미 게이트(210)와 제2 더미 게이트(220)가 쓰러지거나 기울어지는 것을 방지할 수 있다.
또한, 제4 마스크(150)와 제5 마스크가 오버랩되는 정도를 조절하여, 제4 마스크 패턴(150a)의 형상을 조절할 수 있다. 그 결과, 브리지의 폭(W3)을 조절할 수 있다. 특히, 브리지의 폭(W3)은 제1 더미 게이트(210)의 제1 폭(W1)과, 제2 더미 게이트(220)의 제2 폭(W2)을 동일할 수 있다.
제2 마스크(140a) 내지 제5 마스크를 이와 같이 조절하면, 더미 패턴(190)을 형성하기 위해 식각할 때 제1 더미 게이트(210), 제2 더미 게이트(220) 및 브리지(211~216)에 언더컷이나 발생되는 것을 방지할 수 있다. 또한, 제1 더미 게이트(210), 제2 더미 게이트(220) 및 브리지(211~216)가 비대칭적 형상을 갖는 것도 방지할 수 있다. 따라서, 더미 패턴(190)이 안정되기 때문에, 이후 공정에서의 결함 요인(defect source)을 줄일 수 있다.
또한, 제1 더미 게이트(210)와 제2 더미 게이트(220) 사이에 순차적으로 배열된 제1 브리지(211) 내지 제6 브리지(216)가 형성된다. 설명의 편의상 6개의 브리지(211~216)가 형성되는 것으로 도시하였으나, 이에 한정되지 않는다. 더미 게이트(210, 220)의 길이에 따라서 더 많을 수도 있고, 더 적을 수도 있다.
제1 브리지(211)와 제2 브리지(212) 사이의 거리(L1)와, 제3 브리지(213)와 제4 브리지(214) 사이의 거리(L1)와, 제5 브리지(215)와 제6 브리지(216) 사이의 거리(L1)는 서로 동일할 수 있다.
한편, 제1 브리지(211)와 제2 브리지(212) 사이의 거리(L1)와, 제3 브리지(213)와 제4 브리지(214) 사이의 거리(L1)와, 제5 브리지(215)와 제6 브리지(216) 사이의 거리(L1)는, 제2 브리지(212)와 제3 브리지(213) 사이의 거리(L2) 또는 제4 브리지(214)와 제5 브리지(215) 사이의 거리(L2)보다 작을 수 있다.
여기서, 서로 가깝게 위치하는 제1 브리지(211), 제2 브리지(212)는 제1 브리지 쌍(bridge pair)(221)를 이루고, 서로 가깝게 위치하는 제3 브리지(213), 제4 브리지(214)는 제2 브리지 쌍(222)를 이루고, 서로 가깝게 위치하는 제5 브리지(215), 제6 브리지(216)는 제3 브리지 쌍(223)를 이룰 수 있다.
도 11을 참조하면, 다수의 브리지 쌍(221~227)은 다수의 더미 게이트 사이에 형성될 수 있다.
어느 하나의 브리지 쌍(예를 들어, 222)을 중심으로, 6개의 다른 브리지 쌍(221, 223~227)이 둘러싸고 있을 수 있다.
달리 설명하면, 어느 하나의 브리지 쌍(예를 들어, 222)을 중심으로, 6개의 다른 브리지 쌍(221, 223~227)이 육각형 벌집 구조(hexagonal honeycomb structure)(HEXA)의 꼭지점에 위치하고 있을 수 있다.
또 달리 설명하면, 제1 더미 게이트 내지 제4 더미 게이트가 길이 방향으로 인접하고, 제1 더미 게이트 내지 제4 더미 게이트 순서로 배치된다고 하자. 여기서 예를 들어 "제1 더미 게이트 및 제2 더미 게이트가 순차적으로 배치된다"는 것은 제1 더미 게이트와 제2 더미 게이트 사이에 다른 더미 게이트가 배치되지 않음을 의미한다.
제1 더미 게이트와 제2 더미 게이트 사이에는 적어도 하나의 브리지(예를 들어, 브리지 쌍(221, 222, 223))이 배치되고, 제3 더미 게이트와 제4 더미 게이트 사이에는 적어도 하나의 브리지(예를 들어, 브리지 쌍(226, 227))이 배치된다. 여기서, 브리지 쌍(221, 222, 223)과 브리지 쌍(226, 227)은 동일한 직선(즉, 제1 방향(X)의 직선) 상에 형성되지 않는다. 브리지쌍(224)과 브리지쌍(226)은 동일한 직선(즉, 제1 방향(X)의 직선) 상에 배치되고, 브리지쌍(225)과 브리지쌍(227)은 동일한 직선 상에 배치된다.
또한, 제2 더미 게이트와 제3 더미 게이트 사이에는 브리지가 형성되지 않는다.
이와 같이 브리지 쌍(221~227)이 육각형 벌집 구조(HEXA)를 가지면, 어느 하나의 브리지 쌍(예를 들어, 222)을 중심으로 인접한 다수의 브리지 쌍(221, 223)까지의 실질적 거리(L2)가 모두 동일하게 된다(육각형이기 때문에). 따라서, 식각 공정을 진행할 때, 브리지 쌍(221~223)이 다수의 더미 게이트(210, 220)를 골고루(어느 쪽으로 치우침없이) 지지해 줄 수 있다.
도 12 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해서, 도 1 내지 도 11을 이용하여 설명한 것과 실질적으로 동일한 것은 생략한다.
도 12를 참조하면, 기판은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 예를 들어, 제1 영역(I)은 더미 영역이고, 제2 영역(II)은 로직 영역(II)일 수 있으나 이에 한정되지 않는다. 더미 영역은 패턴 밀도(pattern density)와 패터너빌러티(patternability)를 높이기 위해서 더미 패턴이 형성된 영역을 의미한다.
후술하는 것과 같이, 더미 영역에서 더미 패턴을 형성하는 공정과, 로직 영역에서 로직 패턴을 형성하는 공정이 동시에 진행될 수 있다.
도 13을 참조하면, 기판(100)의 제1 영역(I)에 다수의 제1 핀(110)을 형성하고, 제2 영역(II)에 다수의 제2 핀(310)을 형성한다. 여기서, 제1 핀(110)과 제2 핀(310)이 동일한 제1 방향(X)으로 나란하게 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 제1 핀(110)과 제2 핀(310)은 서로 나란하지 않아도 무방하다.
이어서, 제1 영역(I)에 제1 하부층(도 2의 120 참조)을 형성하고, 제2 영역(II)에 제2 하부층을 형성한다. 제1 하부층 및 제2 하부층은 게이트를 형성하기 위한 물질, 예를 들어, 실리콘 또는 금속일 수 있다.
이어서, 제1 영역(I)의 제1 하부층 상에 다수의 제1 마스크(130)를 형성하고, 제2 영역(II)의 제2 하부층 상에 다수의 제6 마스크(330)를 형성한다. 제1 마스크(130)는 다수의 제1 핀(110)과 교차하도록 형성되고, 제6 마스크(330)도 다수의 제2 핀(310)과 교차하도록 형성될 수 있다. 또한, 제1 마스크(130) 및 제6 마스크(330)는 동일한 물질로 동시에 형성될 수 있다. 예를 들어, 제1 마스크(130) 및 제6 마스크(330)는 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 제1 마스크(130) 및 제6 마스크(330)는 각각 라인 형태일 수 있다.
여기서, 제1 마스크(130)와 제6 마스크(330)가 동일한 제2 방향(Y)으로 나란하게 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 제1 마스크(130)와 제6 마스크(330)는 서로 나란하지 않아도 무방하다.
이어서, 제1 영역(I)에서 제1 마스크(130)의 양측벽에, 제1 마스크(130)를 따라서 제2 마스크(140a)와 제3 마스크(140b)를 형성한다. 또한, 제2 영역(II)에서 제6 마스크(330)의 양측벽에, 제6 마스크(330)를 따라서 제7 마스크(340a)와 제8 마스크(340b)를 형성한다.
제7 마스크(340a) 및 제8 마스크(340b)는 제2 마스크(140a) 및 제3 마스크(140b)와 동일한 물질로 동시에 형성될 수 있다. 제7 마스크(340a)와 제8 마스크(340b)는 제6 마스크(330)에 대해서 식각 선택비가 있는 물질일 수 있다. 예를 들어, 제7 마스크(340a)와 제8 마스크(340b)는 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제6 마스크(330)가 질화막인 경우, 제7 마스크(340a) 및 제8 마스크(340b)는 산화막일 수 있다.
제7 마스크(340a)와 제8 마스크(340b)는 스페이서 형태일 수 있다. 여기서, 제6 마스크(330)의 폭은 공정 최소선폭과 같거나 더 클 수 있다. 제7 마스크(340a) 및 제8 마스크(340b)는 스페이서 형성 공정을 이용하여 형성하였기 때문에, 제7 마스크(340a)의 폭 및 제8 마스크(340b)의 폭은 공정 최소선폭보다 더 작을 수 있다. 제7 마스크(340a) 및 제8 마스크(340b)를 이용하여 식각 공정을 수행하면, 공정 최소선폭보다 좁은 폭을 갖는 패턴을 형성할 수 있다.
도 14를 참조하면, 제1 영역(I)에서 제1 마스크(130)를 제거하고, 제2 영역(II)에서 제6 마스크(330)를 제거한다. 예를 들어, 제1 마스크(130) 및 제6 마스크(330)를 선택적으로 제거할 수 있는 식각액을 이용하여, 습식 식각을 진행할 수 있다.
제1 마스크(130)를 제거한 후에, 제1 하부층 상에는 제2 마스크(140a)와 제3 마스크(140b)가 남게 된다. 제6 마스크를 제거한 후에, 제2 하부층 상에는 제7 마스크(340a)와 제8 마스크(340b)가 남게 된다.
도 15를 참조하면, 제1 영역(I)에서 제2 마스크(140a)의 일부와 제3 마스크(140b)의 일부를 연결하는 제4 마스크(150)를 형성한다. 도시된 것과 같이, 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b) 사이에 제4 마스크(150)가 형성될 수 있다. 제4 마스크(150)는 라인 형태가 아닌 아일랜드 형태(island type)일 수 있다.
반면, 제2 영역(II)에서 제7 마스크(340a) 및 제8 마스크(340b)와 이격되도록 제9 마스크(350)를 형성한다. 제9 마스크(350)는 아일랜드 형태가 아닌 라인 형태일 수 있다. 구체적으로, 제9 마스크(350)의 연장 방향(Y)은, 제7 마스크(340a) 및 제8 마스크(340b)의 연장 방향(Y)과 동일할 수 있다. 또는, 제9 마스크(350)는, 제7 마스크(340a) 및 제8 마스크(340b)와 길이 방향으로 인접할 수 있다. 또한, 제9 마스크(350)는 다수의 제2 핀(310)과 교차하도록 형성될 수 있다. 제9 마스크(350)의 폭은 공정 최소선폭과 같거나 클 수 있다.
제9 마스크(350)는 제4 마스크(150)와 동일하게, 예를 들어, 카본 하드마스크일 수 있다. 제9 마스크(350)의 높이는 제7 마스크(340a) 및 제8 마스크(340b)의 높이보다 높을 수 있다.
여기서, 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b) 사이의 폭(We)은, 제4 마스크(150)의 폭(Wd)보다 작을 수 있다. 즉, 제4 마스크(150)의 일부가 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b)와 오버랩될 수 있다. 제9 마스크(350)의 폭(W13)은 제4 마스크(150)의 폭(Wd)과 실질적으로 동일할 수 있다. 즉, 제9 마스크(350)의 폭(W13)은, 제2 마스크(140a)와 제3 마스크(140b) 사이의 거리(We)보다 클 수 있다.
도 16을 참조하면, 제4 마스크(150)를 패터닝하여, 제4 마스크(150)의 일부를 제거한다. 동시에, 제10 마스크를 이용하여 제7 마스크(340a) 및 제8 마스크(340b) 중 일부를 커팅하여, 제7 마스크 패턴(341a) 및 제8 마스크 패턴(341b)을 형성한다. 커팅결과, 제7 마스크 패턴(341a) 및 제8 마스크 패턴(341b)의 일측에 트렌치(360)가 형성될 수 있다.
도면에서는 예시적으로 제7 마스크(340a) 및 제8 마스크(340b)를 커팅하는 것으로 도시하였으나 이에 한정되지 않는다. 제9 마스크(350)를 커팅할 수도 있고, 제7 마스크(340a) 내지 제9 마스크(350) 모두를 커팅할 수도 있고, 제7 마스크(340a)와 제9 마스크(350)를 커팅할 수도 있다.
이어서, 제2 마스크(140a), 제3 마스크(140b) 및 제4 마스크 패턴(150a)을 이용하여 제1 하부층을 패터닝하여, 더미 패턴(190)을 완성한다. 동시에, 제7 마스크 패턴(341a) 및 제8 마스크 패턴(341b)을 이용하여 제2 하부층을 패터닝하여 로직 패턴(390)을 완성한다.
도 17을 참조하면, 더미 패턴(190)은 제1 폭(W1)을 갖는 제1 더미 게이트(210)와, 제2 폭(W2)을 갖는 제2 더미 게이트(220)와, 제1 더미 게이트(210)와 제2 더미 게이트(220)를 연결하는 적어도 하나의 브리지(211~216)를 포함한다.
로직 패턴(390)은 제3 폭(W11)을 갖는 제1 게이트(410)와, 제4 폭(W12)을 갖는 제2 게이트(420)를 포함할 수 있다. 또한, 로직 패턴(390)은 제3 폭(W11) 및 제4 폭(W12)보다 넓은 제5 폭(W13)을 갖는 제3 게이트(430)를 더 포함할 수 있다.
여기서, 제1 게이트(410)의 제3 폭(W11)과, 제2 게이트(420)의 제4 폭(W12)은 공정 최소선폭보다 좁을 수 있다. 전술한 것과 같이, 제7 마스크(340a)의 폭과 제8 마스크(340b)의 폭이 공정 최소선폭보다 좁기 때문이다.
제3 게이트(430)의 제5 폭(W13)은 공정 최소선폭과 같거나 클 수 있다. 전술한 것과 같이, 제9 마스크(350)는 공정 최소선폭과 같거나 클 수 있기 때문이다.
또한, 제3 게이트(430)의 제5 폭(W13)은, 제1 게이트(410)와 제2 게이트(420) 사이의 거리(Wg)보다 클 수 있다. 또는, 제3 게이트(430)의 제5 폭(W13)은, 제1 더미 게이트(210)와 제2 더미 게이트(220) 사이의 거리(We)보다 클 수 있다. 제1 게이트(410)와 제2 게이트(420) 사이의 거리(Wg)와 제1 더미 게이트(210)와 제2 더미 게이트(220) 사이의 거리(We)는 서로 동일할 수 있다.
도 18 및 도 19는 본 발명의 제3 실시예 및 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 설명의 편의를 위해서, 도 1 내지 도 11을 이용하여 설명한 것과 실질적으로 동일한 것은 생략한다.
본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서, 어느 하나의 제4 마스크 패턴(150a)을 6개의 다른 제4 마스크 패턴(150a)이 둘러싸도록 배치된다. 즉, 어느 하나의 제4 마스크 패턴(150a)을 중심으로 6개의 다른 제4 마스크 패턴(150a)이 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 위치하고 있을 수 있다. 그 결과, 브리지 쌍(도 11 참조, 221~227)은 육각형 벌집 구조의 꼭지점에 위치할 수 있다.
반면, 도 18 및 도 19를 참조하면, 제4 마스크 패턴(150a)은 정사각형(square) 구조 또는 직사각형(rectangle) 구조의 꼭지점에 위치할 수 있다. 정사각형 구조 또는 직사각형 구조 내부에는 제4 마스크 패턴(150a)이 위치하지 않는다.
도 18에 도시된 것과 같이, 하나의 제4 마스크 패턴(150a)은 하나의 핀(110)과 오버랩될 수 있다. 또는 도 19에 도시된 것과 같이, 하나의 제4 마스크 패턴(150a)이 2개의 핀(110)과 오버랩되도록 배치될 수도 있다.
도 20은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 설명의 편의를 위해서, 도 18 내지 도 19를 이용하여 설명한 것과 실질적으로 동일한 것은 생략한다.
도 20을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에서, 제4 마스크 패턴(150a)은 아일랜드 형태가 아닌 라인 형태일 수 있다. 제4 마스크 패턴(150a)은 제1 방향(X)으로 길게 연장되어, 다수의 제2 마스크(140a), 제3 마스크(140b)와 오버랩될 수 있다. 이러한 경우, 제5 마스크는 서로 마주보는 제2 마스크(140a)와 제3 마스크(140b) 사이와, 서로 등지고 있는 제2 마스크(140a)와 제3 마스크(140b) 사이를 노출하도록 형성될 수 있다. 따라서, 트렌치(160)은 제2 마스크(140a)와 제3 마스크(140b) 사이에 배치될 수 있다.
다르게 설명하면, 제1 더미 게이트 내지 제4 더미 게이트가 순차적으로 배치된다고 할 때, 제1 더미 게이트와 제2 더미 게이트 사이에 형성된 브리지와, 제2 더미 게이트와 제3 더미 게이트 사이에 형성된 브리지가 동일 직선(즉, 제1 방향(X)의 직선) 상에 위치할 수 있다. 나아가, 제3 더미 게이트와 제4 더미 게이트 사이에 형성된 브리지도 상기 동일 직선 상에 위치할 수 있다.
도 21 및 도 22는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 설명의 편의를 위해서, 도 1 내지 도 11를 이용하여 설명한 것과 실질적으로 동일한 것은 생략한다.
전술한 것과 같이, 제4 마스크(150)와 제5 마스크가 오버랩되는 정도를 조절하여, 제4 마스크 패턴(150a)의 형상을 조절할 수 있다. 그 결과, 제1 더미 게이트(210)와 제2 더미 게이트(220) 사이에 배치되는 브리지의 폭을 조절할 수 있다. 예를 들어, 도 21 및 도 22에 도시된 것과 같이, 브리지의 폭이 0이 되도록, 즉, 브리지가 없도록 할 수도 있다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 23을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 24을 참고하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 18에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 25를 참고하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 130: 제1 마스크
140a: 제2 마스크 140b: 제3 마스크
150: 제4 마스크 160: 트렌치
190: 더미 패턴 210: 제1 더미 게이트
220: 제2 더미 게이트 211~216: 브리지
221~223: 브리지 쌍

Claims (20)

  1. 제1 폭을 갖는 제1 더미 게이트;
    상기 제1 더미 게이트와 길이 방향으로 인접하고, 제2 폭을 갖는 제2 더미 게이트; 및
    상기 제1 더미 게이트와 상기 제2 더미 게이트를 연결하는 적어도 하나의 브리지를 포함하고,
    상기 제1 폭과 상기 제2 폭은 공정 최소선폭보다 좁은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트는 핀(fin)을 교차하도록 형성된 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 거리는, 상기 제1 폭 및 상기 제2 폭보다 넓은 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 순차적으로 배열된 제1 브리지 내지 제4 브리지가 형성되고,
    상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리와, 상기 제3 브리지와 상기 제4 브리지 사이의 제2 거리는 서로 동일하고,
    상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리는 상기 제2 브리지와 상기 제3 브리지 사이의 제3 거리보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트와 길이 방향으로 인접하는 제3 더미 게이트와 제4 더미 게이트를 더 포함하고,
    상기 제1 더미 게이트, 상기 제2 더미 게이트, 상기 제3 더미 게이트 및 상기 제4 더미 게이트 순서로, 연속적으로 배치되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제3 더미 게이트와 상기 제4 더미 게이트 사이를 연결하는 적어도 하나의 브리지를 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고,
    상기 제3 더미 게이트와 상기 제4 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에는 브리지가 비형성되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에는 브리지가 비형성되는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 제1 브리지가 형성되고,
    상기 제2 더미 게이트와 상기 제3 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에 제5 브리지가 형성되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제3 더미 게이트와 상기 제4 더미 게이트 사이에서 상기 제1 브리지와 동일 직선 상에 제6 브리지가 형성되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 브리지의 폭은 상기 제1 폭 및 상기 제2 폭과 동일한 반도체 장치.
  12. 제1 폭을 갖는 제1 더미 게이트;
    상기 제1 더미 게이트와 길이 방향으로 인접하고, 제2 폭을 갖는 제2 더미 게이트;
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이를 연결하는 적어도 하나의 브리지;
    제3 폭을 갖는 제1 게이트;
    상기 제1 게이트와 길이 방향으로 인접하고, 제4 폭을 갖는 제2 게이트; 및
    상기 제3 폭 및 상기 제4 폭보다 넓은 제5 폭을 갖는 제3 게이트을 포함하되,
    상기 제5 폭은 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 거리보다 넓은 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 폭, 상기 제2 폭, 상기 제3 폭 및 상기 제4 폭은 공정 최소선폭보다 좁은 반도체 장치.
  14. 제 12항에 있어서,
    상기 제5 폭은 공정 최소선폭과 같거나 큰 반도체 장치.
  15. 제 12항에 있어서,
    상기 제1 게이트와 상기 제2 게이트 사이에는 브리지가 비형성되는 반도체 장치.
  16. 제 12항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트는 제1 핀(fin)을 교차하도록 형성되고,
    상기 제1 게이트와 상기 제2 게이트는 제2 핀을 교차하도록 형성되는 반도체 장치.
  17. 제 12항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 순차적으로 배열된 제1 브리지 내지 제4 브리지가 형성되고,
    상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리와, 상기 제3 브리지와 상기 제4 브리지 사이의 제2 거리는 서로 동일하고,
    상기 제1 브리지와 상기 제2 브리지 사이의 제1 거리는 상기 제2 브리지와 상기 제3 브리지 사이의 제3 거리보다 작은 반도체 장치.
  18. 제 12항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트와 길이 방향으로 인접하는 제3 더미 게이트와 제4 더미 게이트를 더 포함하고,
    상기 제1 더미 게이트, 상기 제2 더미 게이트, 상기 제3 더미 게이트 및 상기 제4 더미 게이트 순서로, 연속적으로 배치되는 반도체 장치.
  19. 핀;
    상기 핀과 교차하도록 형성되고, 길이 방향으로 서로 인접하고, 공정 최소선폭보다 작은 폭을 갖는 다수의 더미 게이트; 및
    상기 다수의 더미 게이트 중 인접한 더미 게이트 사이에 형성된 다수의 브리지 쌍(bridge pair)를 포함하되,
    상기 다수의 브리지 쌍은 제1 브리지 쌍 내지 제7 브리지 쌍을 포함하고, 상기 제1 브리지 쌍을 중심으로 상기 제2 브리지 쌍 내지 제7 브리지 쌍이 배치되고, 상기 제2 브리지 쌍 내지 제7 브리지 쌍은 육각형 벌집 구조(hexagonal honeycomb structure)의 꼭지점에 배치되는 반도체 장치.
  20. 하부층 상에, 서로 마주보는 스페이스 형태의 제1 마스크와 제2 마스크를 형성하고,
    상기 제1 마스크의 일부와 상기 제2 마스크의 일부를 연결하는 아일랜드 형태의 제3 마스크를 형성하고,
    상기 제3 마스크의 일부를 제거하여 사각형 형상의 제3 마스크 패턴을 형성하고,
    상기 제1 마스크, 상기 제2 마스크 및 상기 제3 마스크 패턴을 이용하여 상기 하부층을 패터닝하여 더미 패턴을 완성하는 반도체 장치.
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