KR20200124114A - 게이트 패턴을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20200124114A
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송인현
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박세진
박주윤
백종훈
신태연
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Abstract

반도체 소자는 기판 상에 일 방향으로 연장하는 더미 게이트 라인들이 서로 연결된 제1 게이트 패턴과, 상기 제1 게이트 패턴과 동일 선상에서 상기 일 방향으로 연장되는 더미 게이트 라인들이 서로 연결된 제2 게이트 패턴을 포함하는 더미 게이트 구조체; 및 상기 더미 게이트 구조체의 일 측에서, 상기 더미 게이트 구조체와 평행하게 연장하는 제3 게이트 패턴을 포함할 수 있다.

Description

게이트 패턴을 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING GATE PATTERN AND MANUFACTURING METHOD THEREOF}
게이트 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
패턴 밀도(pattern density)와 패터너빌러티를 높이기 위해서, 기판의 일부 영역에 더미 패턴을 형성할 수 있다. 그런데, 더미 패턴에 언더컷이 발생하거나, 더미 패턴이 비대칭적 형상으로 형성될 수 있다. 이와 같이 더미 패턴이 불안정할 경우에, 이후의 공정에서 결함 요인(defect source)으로 작용할 수 있다.
본 개시의 실시예들에 따른 과제는, 안정적인 더미 패턴을 포함하는 반도체 소자를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는, 안정적인 더미 패턴을 형성하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 소자는 기판 상에 일 방향으로 연장하는 더미 게이트 라인들이 서로 연결된 제1 게이트 패턴과, 상기 제1 게이트 패턴과 동일 선상에서 상기 일 방향으로 연장되는 더미 게이트 라인들이 서로 연결된 제2 게이트 패턴을 포함하는 더미 게이트 구조체; 및 상기 더미 게이트 구조체의 일 측에서, 상기 더미 게이트 구조체와 평행하게 연장하는 제3 게이트 패턴을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 소자는 제1 방향으로 연장되는 활성 핀들; 및 상기 제1 방향과 교차되는 제2 방향으로 연장하여 상기 활성 핀들을 가로지르는 리얼 게이트 라인들을 포함하는 셀 영역; 및 상기 리얼 게이트 라인들과 평행하게 연장되는 더미 게이트 구조체들이 배치되는 더미 영역을 포함하며, 상기 더미 게이트 구조체는, 상기 제2 방향으로 연장하여, 서로 평행하게 배치되는 한 쌍의 상부 더미 게이트 라인들; 상기 한 쌍의 상부 게이트 라인들을 연결하는 상부 브릿지 패턴; 상기 상부 게이트 라인들과 상기 상부 브릿지 패턴에 상기 제2 방향으로 이격되어 배치되는 한 쌍의 하부 더미 게이트 라인들; 및 상기 한 쌍의 하부 더미 게이트 라인들을 연결하는 하부 브릿지 패턴을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되는 제1 게이트 패턴; 및 상기 제1 게이트 패턴과 길이 방향으로 인접하게 배치되는 제2 게이트 패턴을 포함하며, 상기 제1 게이트 패턴은 상기 제2 게이트 패턴과 인접한 내측벽이 상기 제2 게이트 패턴을 향하여 돌출되는 제1 돌출부를 포함하고, 상기 제2 게이트 패턴은 상기 제1 게이트 패턴과 인접한 내측벽이 상기 제1 돌출부를 향하여 돌출되는 제2 돌출부를 포함할 수 있다.
본 개시의 실시예에 따르면, 미세한 피치로 더미 게이트 패턴을 형성하는 경우에, 더미 게이트 패턴들을 지지하는 서포트부(supporter part)를 통해 더미 게이트 패턴에서 발생할 수 있는 기울어짐(leaning) 현상을 방지할 할 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 일부 영역에 대한 평면도이다.
도 2a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2b는 도 2a의 일부 영역에 대한 평면도이다.
도 3a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3b는 도 3a의 일부 영역에 대한 평면도이다.
도 4a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 4b는 도 4a의 일부 영역에 대한 평면도이다.
도 5a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 5b는 도 5a의 일부 영역에 대한 평면도이다.
도 6a은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 6b은 도 6a의 A-A'에 대한 단면도이다.
도 6c은 도 6a의 B-B'에 대한 단면도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 8a은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 8b는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 8c는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 9 내지 도 16은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 17 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 22는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 23 내지 도 25는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 26 내지 도 27은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
이하에서 본 발명의 기술적 사상을 명확화하기 위하여 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 1b는 도 1a의 일부 영역에 대한 평면도이다.
도 1a 및 도 1b를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자는 기판 상에 복수의 게이트 패턴(GP1, GP2, GP3, GP4)을 포함할 수 있다. 게이트 패턴(GP1, GP2, GP3, GP4)은 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)을 포함할 수 있다. 게이트 패턴(GP1, GP2, GP3, GP4)은 도전성 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 게이트 패턴(GP1, GP2, GP3, GP4)은 폴리 실리콘과 같은 비-메탈(non-metal) 물질로 이루어질 수도 있다. 또한, 게이트 패턴(GP1, GP2, GP3, GP4)은 금속 전극과 실리콘 전극의 적층물일 수 있으며, 다만 이에 한정되는 것은 아니다. 예를 들어, 금속 전극은 TiN을 포함할 수 있고, 실리콘 전극은 폴리 실리콘을 포함할 수 있다.
제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)이 한 쌍을 이루며, 본 명세서에서는 한 쌍의 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)이 더미 게이트 구조체로 지칭될 수 있다. 제1 게이트 패턴(GP1)은 상부 더미 게이트 구조체로 지칭되고, 제2 게이트 패턴(GP2)은 하부 더미 게이트 구조체로 지칭될 수 있다.
게이트 패턴(GP1, GP2, GP3, GP4)은 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)의 일 측에 배치되는 라인 형태의 제3 게이트 패턴(GP3)과 타 측에 배치되는 라인 형태의 제4 게이트 패턴(GP4)을 포함할 수 있다. 제3 게이트 패턴(GP3)과 제4 게이트 패턴(GP4)은 더미 게이트 구조체와 평행하게 연장될 수 있다. 일 실시예에 있어서, 제3 게이트 패턴(GP3)과 제4 게이트 패턴(GP4) 중 적어도 하나는 활성 핀들과 교차되어 트랜지스터를 형성하는 리얼 게이트 라인일 수 있다.
제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 서로 이격되어 배치될 수 있다. 제1 게이트 패턴(GP1)은 제1 게이트 라인(GE1), 제2 게이트 라인(GE2) 및 제1 브릿지 패턴(BR1)을 포함할 수 있다. 제2 게이트 패턴(GP2)은 제3 게이트 라인(GE3), 제4 게이트 라인(GE4) 및 제2 브릿지 패턴(BR2)을 포함할 수 있다.
제1 게이트 라인(GE1)과 제2 게이트 라인(GE2)은 각각 제1 방향(종 방향, D1)으로 연장될 수 있다. 제1 게이트 라인(GE1)과 제2 게이트 라인(GE2)은 서로 제1 방향(D1)과 교차되는 제2 방향(횡 방향, D2)으로 이격되어 배치될 수 있다. 제1 브릿지 패턴(BR1)은 제1 게이트 라인(GE1)과 제2 게이트 라인(GE2) 사이에서 제2 방향(D2)으로 연장되어 제1 게이트 라인(GE1)과 제2 게이트 라인(GE2)을 연결할 수 있다.
제1 브릿지 패턴(BR1)은 제1 게이트 라인(GE1)의 일단과 제2 게이트 라인(GE2)의 일단에 각각 연결될 수 있다. 제1 게이트 라인(GE1), 제2 게이트 라인(GE2) 및 제1 브릿지 패턴(BR1)이 연결되어 U자 형상(U-shape)의 제1 게이트 패턴(GP1)을 형성할 수 있다. 제1 게이트 라인(GE1), 제2 게이트 라인(GE2) 및 제1 브릿지 패턴(BR1)의 상면은 실질적으로 동일 평면상에 위치할 수 있다.
제3 게이트 라인(GE3)과 제4 게이트 라인(GE4)은 각각 제1 방향(D1)으로 연장될 수 있다. 제3 게이트 라인(GE3)과 제4 게이트 라인(GE4)은 서로 제1 방향(D1)과 교차되는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제3 게이트 라인(GE3)은 제1 게이트 라인(GE1)과 제1 방향(D1)으로 이격되어 실질적으로 동일선상에 배치될 수 있다. 제4 게이트 라인(GE4)은 제2 게이트 라인(GE2)과 제1 방향(D1)으로 이격되어 실질적으로 동일선상에 배치될 수 있다.
제2 브릿지 패턴(BR2)은 제3 게이트 라인(GE3)과 제4 게이트 라인(GE4) 사이에서 제2 방향(D2)으로 연장되어 제3 게이트 라인(GE3)과 제4 게이트 라인(GE4)을 연결할 수 있다. 제2 브릿지 패턴(BR2)은 제3 게이트 라인(GE3)의 일단과 제4 게이트 라인(GE4)의 일단에 각각 연결될 수 있다. 제3 게이트 라인(GE3), 제4 게이트 라인(GE4) 및 제2 브릿지 패턴(BR2)이 연결되어 역-U자 형상(inverted-U shape)의 제2 게이트 패턴(GP2)을 형성할 수 있다. 제2 게이트 패턴(GP2)은 제1 게이트 패턴(GP1)과 대칭을 이룰 수 있다. 제3 게이트 라인(GE3), 제4 게이트 라인(GE4) 및 제2 브릿지 패턴(BR2)의 상면은 동일 평면상에 위치할 수 있다. 제2 브릿지 패턴(BR2)은 제1 브릿지 패턴(BR1)과 길이 방향으로 인접하게 배치될 수 있다. 제1 브릿지 패턴(BR1)의 일 측면과 제2 브릿지 패턴(BR2)의 일 측면은 서로 제1 방향(D1)으로 이격되어 대면할 수 있다. 일 실시예에 있어서, 제1 게이트 라인(GE1)의 폭(w1), 제2 게이트 라인(GE2)의 폭(w2), 제3 게이트 라인(GE3)의 폭(w3), 제4 게이트 라인(GE4)의 폭(w4), 제3 게이트 패턴(GP3)의 폭 및 제4 게이트 패턴(GP4)의 폭은 서로 실질적으로 동일한 폭을 가질 수 있다. 제1 브릿지 패턴(BR1)의 폭(wr1)과 제2 브릿지 패턴(BR2)의 폭(wr2)은 실질적으로 동일한 폭을 가질 수 있다. 제1 브릿지 패턴(BR1)의 폭(wr1)과 제2 브릿지 패턴(BR2)의 폭(wr2)은 게이트 라인들(GE1, GE2, GE3, GE4)의 폭(w1, w2, w3, w4), 제3 및 제4 게이트 패턴(GP3, GP4)의 폭(w5, w6)과 실질적으로 동일할 수 있다. 또는, 제1 브릿지 패턴(BR1)의 폭(wr1)과 제2 브릿지 패턴(BR2)의 폭(wr2) 중 적어도 어느 하나는 게이트 라인들(GE1, GE2, GE3, GE4)의 폭과 다를 수 있다.
제1 브릿지 패턴(BR1)은 제1 게이트 라인(GE1) 및 제2 게이트 라인(GE2)과 일체로 형성되며, 동일한 물질을 포함할 수 있다. 제2 브릿지 패턴(BR2)은 제3 게이트 라인(GE3) 및 제4 게이트 라인(GE4)과 일체로 형성되며 동일한 물질을 포함할 수 있다.
도면(도 1a 참조)에서는 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)의 수직 단면 형상이 직사각형으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)의 단면 형상은 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼(tapered) 형상일 수 있다. 또는, 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)의 단면 형상은 모서리 부분이 둥근 모따기된 형상일 수 있다.
도 2a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 2b는 도 2a의 일부 영역에 대한 평면도이다. 도 1a 내지 도 2b에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 소자는 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)을 포함할 수 있다. 또한, 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)의 양 측에 배치되는 라인 형태의 제3 내지 제6 게이트 패턴(GP3, GP4, GP5, GP6)도 포함할 수 있다. 도 1b에서 설명한 것과 같이, 제1 게이트 패턴(GP1)은 제1 게이트 라인(GE1), 제2 게이트 라인(GE2) 및 제1 브릿지 패턴(BR1)을 포함할 수 있다. 제2 게이트 패턴(GP2)은 제3 게이트 라인(GE3), 제4 게이트 라인(GE4) 및 제2 브릿지 패턴(BR2)을 포함할 수 있다.
일 실시예에 있어서, 제1 브릿지 패턴(BR1)은 평면 형상이 곡선형의 U자 형상(U shape) 또는 역-아치 형상(inverted-arch shape)일 수 있다. 제2 브릿지 패턴(BR2)은 평면 형상이 곡선형의 역-U자 형상(inverted-U shape) 또는 아치 형상(arch shape)일 수 있다. 제1 브릿지 패턴(BR1)과 제2 브릿지 패턴(BR2)은 서로 대칭을 이룰 수 있다. 제1 브릿지 패턴(BR1)의 적어도 일부의 폭은 제1 게이트 라인(GE1)의 폭 및/또는 제2 게이트 라인(GE2)의 폭과 실질적으로 동일할 수 있다. 제2 브릿지 패턴(BR2)의 적어도 일부의 폭은 제3 게이트 라인(GE3)의 폭 및/또는 제4 게이트 라인(GE4)의 폭과 실질적으로 동일할 수 있다. 일 실시예에 있어서, 제1 브릿지 패턴(BR1)은 제2 브릿지 패턴(BR2)과 가까운 부분의 폭이 제2 브릿지 패턴(BR2)과 상대적으로 먼 부분의 폭보다 넓을 수 있다. 예를 들어, 제1 브릿지 패턴(BR1)의 중심부의 폭(Wb)이 다른 부분의 폭(Wa1)보다 두꺼울 수 있다. 또한, 제2 브릿지 패턴(BR2)은 제1 브릿지 패턴(BR1)과 가까운 부분의 폭이 제1 브릿지 패턴(BR1)과 상대적으로 먼 부분의 폭보다 넓을 수 있다. 예를 들어, 제2 브릿지 패턴(BR2)의 중심부의 폭(Wc)이 다른 부분의 폭(Wa2)보다 두꺼울 수 있다. 일 실시예에 있어서, 제1 브릿지 패턴(BR1)의 폭은 제2 브릿지 패턴(BR2)에 가장 인접한 부분에서 제1 게이트 라인(GE1) 또는 제2 게이트 라인(GE2)에 가까워질수록 폭이 점점 좁아질 수 있다. 제2 브릿지 패턴(BR2)의 폭은 제1 브릿지 패턴(BR1)에 가장 인접한 부분에서 제3 게이트 라인(GE3) 또는 제4 게이트 라인(GE4)에 가까워질수록 폭이 점점 좁아질 수 있다.
도 3a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 3b는 도 3a의 일부 영역에 대한 평면도이다. 도 1a 내지 도 3b에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 소자는 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2) 포함할 수 있다. 반도체 소자는 제1 게이트 패턴(GP1)의 일 측과 제2 게이트 패턴(GP2)의 일 측에 배치되는 제3 및 제4 게이트 패턴(GP3, GP4)을 포함할 수 있다. 제1 게이트 패턴(GP1)은 제1 돌출부(PA1)와 제1 함입부(DE1)를 포함할 수 있다. 제2 게이트 패턴(GP2)은 제2 돌출부(PA2)와 제2 함입부(DE2)를 포함할 수 있다.
제1 돌출부(PA1)는 제2 게이트 패턴(GP2)의 일 측벽과 대면하는 제1 게이트 패턴(GP1)의 내측벽으로부터 제2 게이트 패턴(GP2)을 향하여 돌출되어 형성될 수 있다. 제1 함입부(DE1)는 제1 게이트 패턴(GP1)의 외측벽이 내측벽 방향으로 오목하게 함입되어 형성될 수 있다. 제1 함입부(DE1)는 제1 방향(D1)에서 제1 돌출부(PA1)와 대응되는 위치에 형성될 수 있다. 일 실시예에 있어서, 제1 돌출부(PA1)의 제2 방향(D2)으로의 높이는 제1 함입부(DE1)의 제2 방향(D2)으로의 높이와 실질적으로 대응될 수 있다. 제1 돌출부(PA1)의 제1 방향(D1)으로의 길이는 제1 함입부(DE1)의 제1 방향(D1)으로의 길이보다 길 수 있다.
제2 돌출부(PA2)는 제1 게이트 패턴(GP1)의 내측벽과 대면하는 제2 게이트 패턴(GP2)의 내측벽으로부터 제1 게이트 패턴(GP1)을 향하여 돌출되도록 형성될 수 있다. 제2 돌출부(PA2)는 제1 방향(D1)에서 제1 돌출부(PA1)와 대응되는 위치에 형성되며, 제1 돌출부(PA1)를 향하여 제2 방향(D2)으로 연장될 수 있다. 제2 함입부(DE2)는 제2 게이트 패턴(GP2)의 외측벽이 내측벽 방향으로 오목하게 함입되어 형성될 수 있다. 제2 돌출부(PA2)와 제2 함입부(DE2)는 제1 돌출부(PA1) 및 제1 함입부(DE1)와 대칭을 이룰 수 있다.
도 4a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 4b는 도 4a의 일부 영역에 대한 평면도이다. 도 1a 내지 도 4b에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 소자는 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2) 및 게이트 브릿지 패턴(GRE)을 포함할 수 있다. 반도체 소자는 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2) 및 게이트 브릿지 패턴(GRE)의 일 측에 배치되는 제3 게이트 패턴(GP3)과 타 측에 배치되는 제4 게이트 패턴(GP4)을 포함할 수 있다. 제1 게이트 패턴(GP1)은 제1 게이트 라인(GE1), 제2 게이트 라인(GE2) 및 제1 브릿지 패턴(BR1)을 포함할 수 있다. 제2 게이트 패턴(GP2)은 제3 게이트 라인(GE3), 제4 게이트 라인(GE4) 및 제2 브릿지 패턴(BR2)을 포함할 수 있다. 게이트 브릿지 패턴(GRE)은 제3 브릿지 패턴(BR3)로 지칭될 수 있다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 도 1a 및 도 1b에서 설명한 것과 동일하거나 유사한 구성을 가질 수 있다.
게이트 브릿지 패턴(GRE)이 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2) 사이에 배치될 수 있다. 게이트 브릿지 패턴(GRE)은 제1 브릿지 패턴(BR1)과 제2 브릿지 패턴(BR2) 사이에 배치될 수 있다. 게이트 브릿지 패턴(GRE)은 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)을 연결할 수 있다. 게이트 브릿지 패턴(GRE)은 제1 브릿지 패턴(BR1)과 제2 브릿지 패턴(BR2)을 연결할 수 있다. 게이트 브릿지 패턴(GRE)은 일 측이 제1 브릿지 패턴(BR1)의 적어도 일부에 접하고, 타 측이 제2 브릿지 패턴(BR2)의 적어도 일부에 접할 수 있다. 게이트 브릿지 패턴(GRE)은 제2 방향(D2)의 폭(We)이 제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2)의 제2 방향(D2)의 폭(Wbr)보다 좁을 수 있다. 일 실시예에 있어서, 게이트 브릿지 패턴(GRE)의 제2 방향(D2)의 폭(We)은 제1 게이트 라인(GE1)의 제2 방향(D2)의 폭(Wg)보다 두꺼울 수 있다. 예를 들어, 게이트 브릿지 패턴(GRE)의 제2 방향(D2)의 폭(We)은 게이트 라인(GE1, GE2, GE3, GER)의 제1 방향(D1)의 폭(Wg)의 2배 이상일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2) 및 게이트 브릿지 패턴(GRE)은 일체로 형성된 것일 수 있다. 또는, 제1 게이트 패턴(GP1) 제2 게이트 패턴(GP2) 및 게이트 브릿지 패턴(GRE)은 도 3a 및 도 3b에 도시된 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)이 연결되어 형성된 것일 수 있다. 즉, 제1 게이트 패턴(GP1)의 제1 돌출부(PA1)와 제2 게이트 패턴(GP2)의 제2 돌출부(PA2)가 서로 맞닿아 도 4a 및 도 4b의 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2) 및 게이트 브릿지 패턴(GRE)이 형성될 수 있다.
도 5a는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 5b는 도 5a의 일부 영역에 대한 평면도이다. 도 1a 내지 도 5b에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 소자는 기판 상에 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2), 게이트 브릿지 패턴(GRX), 제3 게이트 패턴(GP3) 및 제4 게이트 패턴(GP4)을 포함할 수 있다. 본 명세서에서, 게이트 브릿지 패턴(BRX)은 브릿지 패턴 또는 제3 브릿지 패턴으로 지칭될 수도 있다. 제1 게이트 패턴(GP1)은 제1 방향으로 연장되며 서로 길이 방향으로 평행한 제1 게이트 라인(GE1)과 제2 게이트 라인(GE2)을 포함할 수 있다. 제2 게이트 패턴(GP2)은 제1 방향으로 연장되며 서로 길이 방향으로 평행한 제3 게이트 라인(GE3)과 제4 게이트 라인(GE4)을 포함할 수 있다.
게이트 브릿지 패턴(BRX)은 제1 게이트 패턴과 제2 게이트 패턴 사이에 배치될 수 있다. 게이트 브릿지 패턴(BRX)은 제1 게이트 라인(GE1), 제2 게이트 라인(GE2), 제3 게이트 라인(GE3) 및 제4 게이트 라인(GE4)을 연결할 수 있다. 게이트 브릿지 패턴(BRX)은 X자 형상을 가질 수 있다. 게이트 브릿지 패턴(BRX)은 제1 외측벽(S1), 제2 외측벽(S2), 제1 내측벽(S3) 및 제2 내측벽(S4)을 포함할 수 있다. 제1 외측벽(S1)은 제1 방향(D1)으로 연장되어 제1 게이트 라인(GE1)의 외측벽과 제3 게이트 라인(GE3)의 외측벽을 연결할 수 있다. 제2 외측벽(S2)은 제1 방향(D1)으로 연장되어 제2 게이트 라인(GE2)의 외측벽과 제4 게이트 라인(GE4)의 외측벽을 연결할 수 있다. 제1 내측벽(S3)은 제1 게이트 라인(GE1)의 내측벽과 제2 게이트 라인(GE2)의 내측벽을 연결할 수 있다. 제2 내측벽(S4)은 제3 게이트 라인(GE3)의 내측벽과 제4 게이트 라인(GE4)의 내측벽을 연결할 수 있다. 예를 들어, 제2 내측벽(S4)은 곡선의 역-U자형 형상(inverted-U shape)을 가질 수 있다.
일 실시예에 있어서, 제1 외측벽(S1)은 게이트 브릿지 패턴(BRX)의 내측 방향으로 오목한 곡면을 가질 수 있다. 제2 외측벽(S2)도 게이트 브릿지 패턴(BRX)의 내측 방향으로 오목한 곡면을 가질 수 있다. 제1 내측벽(S3)은 일 측이 제1 게이트 라인(GE1)의 일 단으로부터 내측(우측) 하방으로 연장되며, 타 측이 제2 게이트 라인(GE2)의 일 단으로부터 내측(좌측) 하방으로 연장되는 U자 형(U shape)의 곡면을 가질 수 있다. 제2 내측벽(S3)은 일 측이 제3 게이트 라인(GE3)의 일 단으로부터 내측(우측) 상방으로 연장되며, 타 측이 제4 게이트 라인(GE4)의 일 단으로부터 내측(좌측) 상방으로 연장되는 역-U자형(inverted-U shape)(또는, 아치형(arch shape))의 곡면을 가질 수 있다.
일 실시예에 있어서, 게이트 브릿지 패턴(BRX)의 제1 방향(D1)의 최소 폭(Wh)은 제2 방향(D2)의 최소 폭(Wx)보다 클 수 있다. 게이트 브릿지 패턴(BRX)의 제2 방향(D2)의 최소 폭(Wx)은 게이트 라인들(GE1, GE2, GE3, GE4)의 제2 방향(D2)의 폭(Wg)의 2배와 실질적으로 동일하거나 그보다 작을 수 있다.
도 6a은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다. 도 6b은 도 6a의 A-A'에 대한 단면도이다. 도 6c은 도 6a의 B-B'에 대한 단면도이다.
도 6a 내지 도 6c을 참조하면, 반도체 소자는 기판(100) 상에 제1 영역(Ⅰ)과 제1 영역(Ⅰ)의 주변에 인접하게 배치되는 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 제1 영역(Ⅰ)은 셀 영역이고, 제2 영역(Ⅱ)은 더미 영역일 수 있다. 반도체 소자는 소자분리층(105), 복수의 활성 핀들(F1, F2, F3, F4, F5, F6), 복수의 리얼 게이트 라인들(RG1, RG2, RG3), 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6), 브릿지 패턴들(BR1, BR2, BR3, BR4) 및 복수의 필드 게이트 라인들(PG)을 포함할 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6), 복수의 리얼 게이트 라인들(RG1, RG2, RG3), 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6), 복수의 필드 게이트 라인들(PG)의 개수가 도면에 의해 한정되는 것은 아니다.
소자분리층(105)이 기판(100) 상의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 배치될 수 있다. 소자분리층(105)은 제1 영역(Ⅰ)에서 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)을 한정할 수 있다. 예를 들어, 소자분리층(105)은 산화물을 포함할 수 있다.
복수의 활성 핀들(F1, F2, F3, F4, F5, F6)이 기판(100) 상에 제1 영역(Ⅰ) 내에 배치될 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)은 더미 영역인 제2 영역(Ⅱ)에는 배치되지 않을 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)은 기판(100)의 주면에 수직한 방향으로 돌출될 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)은 상면이 소자분리층(105)의 상면보다 높은 레벨에 위치할 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)은 일 방향(횡 방향, D2)으로 길게 연장되며, 서로 일 방향과 교차되는 방향(종 방향, D1) 이격되어 배치될 수 있다. 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)은 기판(100)의 일부일 수 있으며, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
복수의 리얼 게이트 라인들(RG1, RG2, RG3)이 제1 영역(Ⅰ) 내에서 소자분리층(105) 상에 배치될 수 있다. 복수의 리얼 게이트 라인들(RG1, RG2, RG3)이 제1 영역(Ⅰ) 내에서 종 방향(D1)으로 연장되어 복수의 활성 핀들(F1, F2, F3, F4, F5, F6)을 가로지를 수 있다. 예를 들어, 복수의 리얼 게이트 라인들(RG1, RG2, RG3)은 도전성 물질을 포함할 수 있다. 예를 들어, 복수의 리얼 게이트 라인들(RG1, RG2, RG3)은 금속을 포함할 수 있으나, 이제 제한되는 것은 아니며, 폴리 실리콘과 같은 비-금속으로 이루어질 수도 있다. 또한, 복수의 리얼 게이트 라인들(RG1, RG2, RG3)은 금속 전극과 실리콘 전극의 적층물일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 금속 전극은 TiN을 포함할 수 있다.
복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)은 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ) 내에서 소자분리층(105) 상에 배치될 수 있다. 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)은 종 방향(D1)으로 연장될 수 있다. 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)은 서로 횡 방향(D2)으로 이격되어 배치될 수 있다. 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)은 복수의 리얼 게이트 라인들(RG1, RG2, RG3)과 동일한 물질들로 이루어질 수 있다.
일 실시예에 있어서, 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)은 제1 영역(Ⅰ) 내에 배치되는 제1 더미 게이트 라인(DG1) 및 제3 더미 게이트 라인(DG3), 제2 영역(Ⅱ) 내에 배치되는 제2 더미 게이트 라인(DG2) 및 제4 더미 게이트 라인(DG4)을 포함할 수 있다.
제1 더미 게이트 라인(DG1)은 제1 영역(Ⅰ) 내에서 제2 영역(Ⅱ)에 인접하게 배치될 수 있다. 제2 더미 게이트 라인(DG2)은 제2 영역(Ⅱ) 내에서 제1 영역(Ⅰ)에 인접하게 배치될 수 있다. 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)은 서로 길이 방향으로 인접하게 배치될 수 있다. 일 실시예에 있어서, 제1 더미 게이트 라인(DG1)은 복수의 활성 핀들(F1, F2, F3, F4, F5, F6) 중 적어도 일부와 오버랩될 수 있다.
제3 더미 게이트 라인(DG3)은 제1 영역(Ⅰ) 내에서 제2 영역(Ⅱ)에 인접하게 배치될 수 있다. 제3 더미 게이트 라인(DG3)은 제1 더미 게이트 라인(DG1)과 실질적으로 동일 선상에 배치되며, 제1 더미 게이트 라인(DG1)과 종 방향(D1)으로 이격될 수 있다. 일 실시예에 있어서, 제3 더미 게이트 라인(DG3)은 복수의 활성 핀들(F1, F2, F3, F4, F5, F6) 중 적어도 일부와 오버랩될 수 있다.
제4 더미 게이트 라인(DG4)은 제2 영역(Ⅱ)에서 제1 영역(Ⅰ)에 인접하게 배치될 수 있다. 제4 더미 게이트 라인(DG4)은 제3 더미 게이트 라인(DG3)과 길이 방향으로 인접하게 배치될 수 있다. 제4 더미 게이트 라인(DG4)은 제2 더미 게이트 라인(DG2)과 실질적으로 동일 선상에 배치되며, 제4 더미 게이트 라인(DG4)과 종 방향(D1)으로 이격될 수 있다.
제5 내지 제8 더미 게이트 라인(DG5, DG6, DG7, DG8) 은 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)의 일 측에 인접하여 제2 영역(Ⅱ)에 배치될 수 있다. 제1, 제2, 제5 및 제6 더미 게이트 라인(DG1, DG2, DG5, DG6)은 상부 더미 게이트 라인으로 지칭될 수 있다. 제3, 제4, 제7, 및 제8 더미 게이트 라인(DG3, DG4, DG7, DG8)은 하부 더미 게이트 라인으로 지칭될 수 있다.
브릿지 패턴들(BR1, BR2, BR3, BR4) 각각은 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에서 횡 방향(D2)으로 연장되어 복수의 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6) 중 길이 방향의 측벽이 서로 인접한 한 쌍의 두 더미 게이트 라인을 연결할 수 있다. 제1 브릿지 패턴(BR1)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 걸쳐 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)에 연결될 수 있다. 제2 브릿지 패턴(BR2)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 걸쳐 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)에 연결될 수 있다. 제1 브릿지 패턴(BR1)과 제2 브릿지 패턴(BR2)은 서로 종 방향(D1)으로 인접할 수 있다. 제3 브릿지 패턴(BR3)은 제5 더미 게이트 라인(DG5)과 제6 더미 게이트 라인(DG6)에 연결될 수 있다. 제4 브릿지 패턴(BR4)은 제7 더미 게이트 라인(DG7)과 제8 더미 게이트 라인(DG8)에 연결될 수 있다. 제3 브릿지 패턴(BR3)과 제4 브릿지 패턴(BR4)은 서로 종 방향(D1)으로 인접할 수 있다. 제1 브릿지 패턴(BR1)과 제3 브릿지 패턴(BR3)은 상부 브릿지 패턴으로 지칭될 수 있다. 제2 브릿지 패턴(BR2)과 제4 브릿지 패턴(BR4)은 하부 브릿지 패턴으로 지칭될 수 있다.
일 실시예에 있어서, 브릿지 패턴들(BR1, BR2, BR3, BR4) 중 적어도 하나는 복수의 활성 핀들(F1, F2, F3, F4, F5, F6) 중 적어도 하나와 오버랩될 수 있다. 일 실시예에 있어서, 제1 브릿지 패턴(BR1)은 제3 활성 핀(F1)과 오버랩될 수 있다.
필드 게이트 라인들(PG)은 제2 영역(Ⅱ)에서 종 방향(D1)으로 길게 연장될 수 있다. 필드 게이트 라인들(PG)은 리얼 게이트 라인들(RG1, RG2, RG3) 또는 더미 게이트 라인들(DG1, DG2, DG3, DG4, DG5, DG6)보다 횡 방향(D2)의 폭이 넓은 게이트 라인일 수 있다.
도 6a 내지 도 6c에 도시된 제1 더미 게이트 라인(DG1) 제2 더미 게이트 라인(DG2) 및 제1 브릿지 패턴(BR1)은 도 1a 및 도 1b에서 설명한 제1 게이트 패턴(GP1)에 대응될 수 있다. 도 6a 내지 도 6c에 도시된 제3 더미 게이트 라인(DG3) 제4 더미 게이트 라인(DG4) 및 제2 브릿지 패턴(BR2)은 도 1a 및 도 1b에서 설명한 제2 게이트 패턴(GP2)에 대응될 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다. 도 6a 내지 도 7에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 7을 참조하면, 반도체 소자는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 셀 영역이고, 제2 영역(Ⅱ)은 더미 영역일 수 있다. 제1 영역(Ⅰ)에는 활성 핀들(F)과 리얼 게이트 라인들(RG)이 교차되어 배치될 수 있다. 제2 영역(Ⅱ)에는 더미 게이트 구조체(UDG, DDG)와 필드 게이트 라인들(PG)이 평행하게 배치될 수 있다.
일 실시예에 있어서, 더미 게이트 구조체(UDG, DDG)는 제2 영역(Ⅱ)에서 제1 영역(Ⅰ)에 인접하게 배치될 수 있다. 더미 게이트 구조체(UDG, DDG)는 제1 영역(Ⅰ)에 오버랩 되지 않을 수 있다. 더미 게이트 구조체(UDG, DDG)는 활성 핀들(F)의 일 단과 인접하게 배치될 수 있다.
더미 게이트 구조체(UDG, DDG)는 상부 더미 게이트 구조체(UDG)와 하부 더미 게이트 구조체(DDG)를 포함할 수 있다. 상부 더미 게이트 구조체(UDG)는 서로 평행한 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2) 및 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)을 연결하는 제1 브릿지 패턴(BR1)을 포함할 수 있다. 하부 더미 게이트 구조체(DDG)는 서로 평행한 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4) 및 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)을 연결하는 제2 브릿지 패턴(BR2)을 포함할 수 있다.
도 8a은 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다. 도 6a 내지 도 8a에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 8a를 참조하면, 반도체 소자는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 셀 영역이고 제2 영역(Ⅱ)은 더미 영역일 수 있다. 제1 영역(Ⅰ)은 제1 셀 영역(AR1)과 제2 셀 영역(AR2)을 포함할 수 있다. 제1 영역(Ⅰ)은 제1 셀 영역(AR1)과 제2 셀 영역(AR2) 사이에 배치되는 중간 영역(CR)을 포함할 수 있다.
제1 셀 영역(AR1)에는 제1 내지 제3 활성 핀(F1, F2, F3)이 배치될 수 있다. 제2 셀 영역(AR2)에는 제4 내지 제 6 활성 핀(F4, F5, F6)이 배치될 수 있다. 다만, 제1 셀 영역(AR1)과 제2 셀 영역(AR2)에 배치되는 핀의 개수가 도면에 의해 한정되는 것은 아니다.
리얼 게이트 라인들(RG)이 제1 영역(Ⅰ)에 배치될 수 있다. 리얼 게이트 라인들(RG)은 종 방향(D1)으로 길게 연장되며, 제1 셀 영역(AR1), 제2 셀 영역(AR2) 및 중간 영역(CR)에 걸쳐 배치될 수 있다.
제1 더미 게이트 구조체(UDG1, DDG1)가 제1 영역(Ⅰ)에 배치될 수 있다. 제1 더미 게이트 구조체(UDG1, DDG1)는 제1 상부 더미 게이트 구조체(UDG1)와 제1 하부 더미 게이트 구조체(DDG1)를 포함할 수 있다. 제1 상부 더미 게이트 구조체(UDG1)는 적어도 일부가 제1 셀 영역(AR1)에 배치되며, 제1 하부 더미 게이트 구조체(DDG1)는 적어도 일부가 제2 셀 영역(AR2)에 배치될 수 있다.
제1 상부 더미 게이트 구조체(UDG1)는 서로 인접하여 평행하게 배치되는 한 쌍의 상부 더미 게이트 라인들(DG1, DG2)과 제1 브릿지 패턴(BR1)을 포함할 수 있다. 제1 브릿지 패턴(BR1)은 상부 브릿지 패턴으로 지칭될 수 있다. 한 쌍의 상부 더미 게이트 라인들(DG1, DG2)은 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)을 포함할 수 있다. 제1 브릿지 패턴(BR1)은 제1 더미 게이트 라인(DG1)의 일 단과 제2 더미 게이트 라인(DG2)의 일 단을 연결할 수 있다. 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)은 제1 셀 영역(AR1)에 배치되며, 종 방향(D1)으로 길게 연장되어 일부가 중간 영역(CR)까지 배치될 수 있다. 제1 브릿지 패턴(BR1)은 중간 영역(CR)에 배치될 수 있다.
제1 하부 더미 게이트 구조체(DDG1)는 서로 인접하여 평행하게 배치되는 한 쌍의 하부 더미 게이트 라인들(DG3, DG4)과 제2 브릿지 패턴(BR2)을 포함할 수 있다. 제2 브릿지 패턴(BR2)은 하부 브릿지 패턴으로 지칭될 수 있다. 한 쌍의 하부 더미 게이트 라인들(DG3, DG4)은 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)을 포함할 수 있다. 제2 브릿지 패턴(BR2)은 제3 더미 게이트 라인(DG3)의 일 단과 제4 더미 게이트 라인(DG4)의 일 단을 연결할 수 있다. 제3 더미 게이트 라인(DB3)과 제4 더미 게이트 라인(DB4)은 제1 셀 영역(AR1)에 배치되며, 종 방향(D1)으로 길게 연장되어 일부가 중간 영역(CR)까지 배치될 수 있다. 제2 브릿지 패턴(BR2)은 중간 영역(CR)에 배치될 수 있다. 제2 브릿지 패턴(BR2)은 제1 브릿지 패턴(BR1)과 인접하여 평행하게 배치될 수 있다.
도면에는 더미 게이트 구조체(UDG1, DDG1)가 리얼 게이트 라인(RG)의 일 측에 배치된 것으로 도시되었으나, 일 실시예에 있어서, 더미 게이트 구조체(UDG1, DDG1)는 리얼 게이트 라인들(RG) 사이에 배치될 수도 있다. 예를 들어, 더미 게이트 구조체(UDG1, DDG1)는 제1 리얼 게이트 라인(RG1)과 제2 리얼 게이트 라인(RG2) 사이에 배치될 수 있다.
제2 영역(Ⅱ)에는 제2 더미 게이트 구조체(UDG2, DDG2)가 배치되며, 제2 더미 게이트 구조체(UDG2, DDG2)는 제5 및 제 6 더미 게이트 라인(DG5, DG6)과 이를 연결하는 제3 브릿지 패턴(BR3)을 포함하는 제2 상부 더미 게이트 구조체(UDG2)를 포함할 수 있다. 제2 더미 게이트 구조체(UDG2, DDG2)는 제7 및 제8 더미 게이트 라인(DG7, DG8)과 이를 연결하는 제4 브릿지 패턴(BR4)을 포함하는 제2 하부 더미 게이트 구조체(DDG2)를 포함할 수 있다. 예를 들어, 제2 더미 게이트 구조체(UDG2, DDG2)는 도 7에서 설명한 더미 게이트 구조체(UDG, DDG)와 동일한 구성을 가질 수 있다.
도 8b는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다. 도 6a 내지 도 8b에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 8b를 참조하면, 반도체 소자는 리얼 게이트 라인들(RG)이 제1 영역(Ⅰ)에 배치될 수 있다. 더미 게이트 구조체(UDG, DDG)가 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 걸쳐 오버랩 될 수 있다. 더미 게이트 구조체(UDG, DDG)는 상부 더미 게이트 구조체(UDG)와 하부 더미 게이트 구조체(DDG)를 포함할 수 있다. 상부 더미 게이트 구조체(UDG)는 한 쌍의 상부 더미 게이트 라인들인 제1 더미 게이트 라인(DG1)과 제2 더미 게이트 라인(DG2)을 포함하며, 이들을 연결하는 제1 브릿지 패턴(BR1)을 포함할 수 있다. 제1 브릿지 패턴(BR1)은 상부 브릿지 패턴으로 지칭될 수 있다. 제1 더미 게이트 라인(DG1)은 제1 영역(Ⅰ)에서 제1 셀 영역(AR1)에 배치될 수 있다. 제1 더미 게이트 라인(DG1)은 종 방향(D1)으로 길게 연장하여 일부가 중간 영역(CR)까지 배치될 수 있다. 제2 더미 게이트 라인(DG2)은 제1 더미 게이트 라인(DG1)과 인접하여 제2 영역(Ⅱ)에 배치될 수 있다. 제1 브릿지 패턴(BR1)은 중간 영역(CR)에 배치된 제1 더미 게이트 라인(DG1)의 일 단과 제2 더미 게이트 라인(DG2)의 일 단을 연결할 수 있다. 제1 브릿지 패턴(BR1)은 일부는 제1 영역(Ⅰ)에서 중간 영역(CR)에 배치되며, 횡 방향(D2)으로 연장하여 다른 일부가 제2 영역(Ⅱ)에 배치될 수 있다.
하부 더미 게이트 구조체(DDG)가 한 쌍의 하부 더미 게이트 라인들인 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)을 포함하며, 이들을 연결하는 제2 브릿지 패턴(BR2)을 포함할 수 있다. 제2 브릿지 패턴(BR2)은 하부 브릿지 패턴으로 지칭될 수 있다. 제3 더미 게이트 라인(DG3)은 제2 셀 영역(AR2)에 배치될 수 있다. 제3 더미 게이트 라인(DG3)은 종 방향(D1)으로 길게 연장되어 일부가 중간 영역(CR)에 배치될 수 있다. 제4 더미 게이트 라인(DG4)은 제3 더미 게이트 라인(DG3)과 인접하여 제2 영역(Ⅱ)에 배치될 수 있다. 제2 브릿지 패턴(BR2)이 횡 방향(D2)으로 연장되어 제3 더미 게이트 라인(DG3)의 일 단과 제4 더미 게이트 라인(DG4)의 일 단을 연결할 수 있다. 제2 브릿지 패턴(BR2)은 제1 브릿지 패턴(BR1)과 인접하게 배치될 수 있다. 제2 브릿지 패턴(BR2)의 일부는 제1 영역(Ⅰ)의 중간 영역(CR)에 배치되며 다른 일부는 제2 영역(Ⅱ)에 배치될 수 있다.
일 실시예에 있어서, 반도체 소자는 제2 영역(Ⅱ)에서 더미 게이트 구조체(UDG, DDG)와 필드 게이트(PG) 사이에는 적어도 하나의 제5 더미 게이트 라인(DG5)을 더 포함할 수 있다. 제5 더미 게이트 라인(DG5)은 종 방향(D1)으로 길게 연장될 수 있다.
도 8c는 본 개시의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다. 도 6a 내지 도 8c에서 동일한 참조 부호는 동일 구성을 나타낼 수 있다. 설명의 간략화를 위하여 전술한 내용 중 중복되는 내용은 설명을 생략한다.
도 8c를 참조하면, 일 실시예에 있어서, 제1 상부 더미 게이트 구조체(UDG1)는 제1 셀 영역(AR1)에 배치되고, 제2 상부 더미 게이트 구조체(UDG2)는 제1 셀 영역(AR1), 중간 영역(CR) 및 제2 셀 영역(AR2)에 걸쳐 배치될 수 있다.
제1 더미 게이트 라인(DG1), 제2 더미 게이트 라인(DG2) 및 제1 브릿지 패턴(상부 브릿지 패턴)(BR1)이 제1 셀 영역(AR1)에 배치될 수 있다. 제3 더미 게이트 라인(DG3)과 제4 더미 게이트 라인(DG4)이 제2 셀 영역(AR2)으로부터 종 방향(D1)으로 연장되어 중간 영역(CR)을 지나 제1 셀 영역(AR1)까지 연장될 수 잇다. 제2 브릿지 패턴(하부 더미 게이트 패턴)(BR2)이 제1 셀 영역(AR1)에서 제3 더미 게이트 라인(DG3) 일 단과 제4 더미 게이트 라인(DG4)의 일 단을 연결할 수 있다.
도면에는 도시되지 않았지만, 도 2a 내지 도 5b에 도시된 게이트 패턴들과 브릿지 패턴들은 도 6a 내지 도 8c에 개시된 실시예와 동일한 방식으로, 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 배치될 수 있다. 예를 들어, 도 2a 및 도 2b와 같이 브릿지 패턴들(BR1, BR2, BR3, BR4)이 U자 또는 역-U자 형상을 가질 수 있다. 예를 들어, 상부 브릿지 패턴과 하부 브릿지 패턴과 서로 연결되어 도 4a, 4b, 5a, 5b와 같이 상부 더미 게이트 라인들과 하부 더미 게이트 라인들을 연결시킬 수 있다. 상부 브릿지 패턴과 하부 브릿지 패턴이 연결되어 X자 형상을 가질 수 있다.
도 9 내지 도 16은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9를 참조하면, 기판(100)은 벌크 실리콘 또는 SOI(Silicon-On-Insulator)일 수 있다. 또는, 기판(100)은 실리콘 기판일 수 있고, 또는, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 제1 영역(Ⅰ)은 셀 영역이고 제2 영역(Ⅱ)은 더미 영역일 수 있으나, 이에 한정되는 것은 아니다. 더미 영역은 패턴 밀도(pattern density)와 패터너빌러티(patternability)를 높이기 위해서 더미 패턴이 형성된 영역을 포함할 수 있다. 예를 들어, 도 9에 도시된 기판(100)은 더미 영역의 일부 영역일 수 있다. 또는, 도 9에 도시된 기판(100)은 셀 영역의 일부 영역일 수도 있다. 또는, 도 9에 도시된 기판(100)은 셀 영역과 더미 영역에 오버랩 되는 영역일 수 있다.
게이트층(110)이 기판(100) 상에 배치될 수 있다. 게이트층(110)은 게이트를 형성하기 위한 물질, 예를 들어, 실리콘일 수 있다. 예를 들어, 다결정 실리콘(poly Si)을 포함할 수 있다. 게이트층(110)은 금속 물질을 포함할 수도 있다. 도면에는 도시되지 않았지만, 기판(100)과 게이트층(110) 사이에는 소자분리층이 더 포함될 수 있다. 예를 들어, 소자분리층은 산화물을 포함할 수 있다.
제1 하드 마스크층(115)이 게이트층(110) 상에 배치될 수 있다. 제1 하드 마스크층(115)은 폴리 실리콘, 산화물 또는 질화물 중 적어도 하나를 포함할 수 있다. 제1 하드 마스크층(115)은 이후 공정에서 게이트 패턴을 식각하기 위한 하드 마스크 패턴을 형성하는데 이용될 수 있다.
마스크층(120)과 제2 하드 마스크층(125)이 제1 하드 마스크층(115) 상에 배치될 수 있다. 일 실시예에 있어서, 마스크층(120)과 제2 하드 마스크층(125)은 유사한 식각 선택비를 가질 수 있다. 예를 들어, 마스크층(120)은 폴리 실리콘(ex, P-POLY)을 포함할 수 있다. 제2 하드 마스크층(125)은 제1 하드 마스크층(115)과 유사한 물질을 포함할 수 있다. 마스크층(120)과 제2 하드 마스크층(125)은 게이트 마스크 패턴을 형성하는데 이용될 수 있다.
맨드릴층(130)이 제2 하드 마스크층(125) 상에 배치될 수 있다. 일 실시예에 있어서, 맨드릴층(130)은 게이트층(110)과 유사한 물질을 포함할 수 있다. 맨드릴층(130)은 제2 하드 마스크층(125)과 다른 선택 식각비를 갖는 물질을 포함할 수 있다. 미세한 핀 피치가 필요한 영역에서는 맨드릴 패턴의 측벽에 배치되는 스페이서를 식각 마스크로 하는 더블 패터닝 기술(Double Patterning Technology, DPT)이 수행될 수 있다.
도 10을 참조하면, 포토레지스트 패턴(310)이 맨드릴층(130) 상에 배치될 수 있다. 일 실시예에 있어서, 포토레지스트 패턴(310)은 H 형태(H-type)의 패턴을 포함할 수 있다. 예를 들어, 포토레지스트 패턴(310)은 횡 방향(D2)으로 길게 연장되는 제1 라인 패턴(L1), 제1 라인 패턴(L1)과 평행하게 연장되는 제2 라인 패턴(L2) 및 제1 라인 패턴(L1)과 제2 라인 패턴(L2) 사이에서 횡 방향(D2)으로 연장되어 제1 라인 패턴(L1)과 제2 라인 패턴(L2)을 연결하는 브릿지 패턴(B)을 포함할 수 있다. 또한, 포토레지스트 패턴(310)은 브릿지 패턴(B)에 연결되지 않고, 종 방향(D1)으로만 연장되는 라인 형태의 패턴(도면 미도시)도 포함할 수 있다. 포토레지스트 패턴(310)은 맨드릴층(130)을 식각하기 위한 식각 마스크로 이용될 수 있다.
도 11을 참조하면, 포토레지스트 패턴(310)을 마스크로 이용하여, 맨드릴층(130)이 식각됨으로써 맨드릴 패턴(132)이 형성될 수 있다. 맨드릴 패턴(132)은 포토레지스트 패턴(310)과 마찬가지로, H 형태(H-type)의 패턴을 포함할 수 있다. 맨드릴 패턴(132)은 횡 방향(D2)으로 길게 연장되는 제1 라인 패턴(LP1), 제1 라인 패턴(LP1)과 평행하게 연장되는 제2 라인 패턴(LP2) 및 제1 라인 패턴(LP1)과 제2 라인 패턴(LP2) 사이에서 횡 방향(D2)으로 연장되어 제1 라인 패턴(LP1)과 제2 라인 패턴(LP2)을 연결하는 브릿지 패턴(BP)을 포함할 수 있다. 또한, 맨드릴 패턴(132)은 제1 라인 패턴(LP1)의 일 측과 제2 라인 패턴(LP)의 타 측 각각에 배치되며, 종 방향(D1)으로 연장되는 라인 형태의 패턴(도면 미도시)을 더 포함할 수 있다.
도 12를 참조하면, 스페이서 레이어(210L)가 맨드릴 패턴(132)과 제2 하드 마스크층(125) 상에 배치될 수 있다. 스페이서 레이어(210L)는 맨드릴 패턴(132)과 제2 하드 마스크층(125)을 컨포멀하게 덮을 수 있다. 예를 들어, 스페이서 레이어(210L)는 원자층 증착법(Atomic Layer Deposition: ALD)을 통해 형성될 수 있다. 스페이서 레이어(210L)는 질화물 또는 산질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 11 내지 13를 참조하면, 제2 하드 마스크층(125) 상의 스페이서 레이어(210L)의 일부가 제거되고, 제2 하드 마스크층(125)의 상면의 일부가 노출될 수 있다. 맨드릴 패턴(132)의 양 측벽에 위치하는 맨드릴 스페이서(210)가 형성될 수 있다. 맨드릴 스페이서(210)가 형성되고, 맨드릴 패턴(132)은 제거될 수 있다.
일 실시예에 있어서, 맨드릴 스페이서(210)는 맨드릴 패턴(132)의 외측에 위치하는 외측 스페이서(210a, 210b)와 맨드릴 패턴(132)의 내측에 위치하는 내측 스페이서(210c-u, 210c-d, 210d-u, 210d-d, Ba1, Ba2)를 포함할 수 있다.
외측 스페이서(210a, 210b)는 제1 라인 패턴(LP1)의 외측에 배치되는 제1 외측 스페이서(210a)와 제2 라인 패턴(LP2)의 외측에 배치되는 제2 외측 스페이서(210b)를 포함할 수 있다. 내측 스페이서(210c-u, 210c-d, 210d-u, 210d-d, Ba1, Ba2)는 제1 라인 패턴(LP1)과 인접하게 배치되는 제1 내측 스페이서(210c-u, 210c-d)와 제2 라인 패턴(LP2)과 인접하게 배치되는 제2 내측 스페이서(210d-u, 210d-d)를 포함할 수 있다. 또한, 내측 스페이서(210c-u, 210c-d, 210d-u, 210d-d, Ba1, Ba2)는 제1 내측 스페이서(210c-u, 210c-d)와 제2 내측 스페이서(210d-u, 210d-d)를 연결하는 브릿지 스페이서(Ba1, Ba2)를 포함할 수 있다.
제1 내측 스페이서(210c-u, 210c-d)는 브릿지 스페이서(Ba1, Ba2)을 기준으로 상부에 위치하는 제1 상부 스페이서(210c-u)와 하부에 위치하는 제1 하부 스페이서(210c-d)로 구분될 수 있다. 제2 내측 스페이서(210d-u, 210d-d)는 브릿지 스페이서(Ba1, Ba2)을 기준으로 상부에 위치하는 제2 상부 스페이서(210d-u)와 제2 하부 스페이서(210d-d)로 구분될 수 있다.
브릿지 스페이서(Ba1, Ba2)는 브릿지 패턴(BP)의 일 측에 배치되는 제1 브릿지 스페이서(Ba1)와 브릿지 패턴(BP)의 타 측에 배치되는 제2 브릿지 스페이서(Ba2)를 포함할 수 있다. 제1 브릿지 스페이서(Ba1)는 제1 상부 스페이서(210c-u)와 제2 상부 스페이서(210d-u)를 연결할 수 있다. 제2 브릿지 스페이서(Ba2)는 제2 하부 스페이서(210c-d)와 제2 하부 스페이서(210d-d)를 연결할 수 있다.
맨드릴 스페이서(210)는 마스크층(120)과 제2 하드 마스크층(125)을 식각하기 위한 마스크로 이용될 수 있다. 맨드릴 스페이서(210)의 두께를 조절함으로써, 마스크층(120)을 식각하여 얻고자 하는 마스크 패턴의 패턴 폭을 조절할 수 있다.
도 14을 참조하면, 맨드릴 스페이서(210)가 식각 마스크로 이용되는 식각 공정을 통해 제2 하드 마스크층(125)의 적어도 일부가 제거될 수 있다. 제2 하드 마스크층(125)이 식각되어 맨드릴 스페이서(210)와 대응되는 형상의 제2 하드 마스크 패턴(127)이 형성될 수 있다.
도 15를 참조하면, 맨드릴 스페이서(210)와 제2 하드 마스크 패턴(127)이 식각 마스크로 이용되는 식각 공정을 통해 마스크층(120)과 제1 하드 마스크층(115)의 적어도 일부가 제거될 수 있다. 제1 하드 마스크층(115)과 마스크층(120)이 식각되어 맨드릴 스페이서(210) 및/또는 제2 하드 마스크 패턴(127)과 대응되는 형상의 제1 하드 마스크 패턴(117)과 마스크 패턴(122)이 형성될 수 있다. 제1 하드 마스크 패턴(117)과 마스크 패턴(122)이 형성되는 과정에서 맨드릴 스페이서(210)와 제2 하드 마스크 패턴(127)은 제거될 수 있다.
도 16을 참조하면, 마스크 패턴(122)과 제1 하드 마스크 패턴(117)을 식각 마스크로 이용하는 식각 공정을 통해 게이트층(110)의 적어도 일부가 제거될 수 있다. 게이트층(110)이 식각되어 마스크 패턴(122) 및/또는 제1 하드 마스크 패턴(117)과 대응되는 형상의 게이트 패턴(GP1, GP2, GP3, GP4)이 형성될 수 있다. 게이트 패턴(GP1, GP2, GP3, GP4)이 형성되는 과정에서 마스크 패턴(122)은 제거되고, 기판(100)의 상면이 노출될 수 있다. 제1 하드 마스크 패턴(117)은 일부가 식각되어 높이가 낮아져 하드 마스크 패턴(118)이 형성될 수 있다. 도 13의 게이트 패턴(GP1, GP2, GP3, GP4)은 도 1a 및 도 1b에서 설명한 게이트 패턴(GP1, GP2, GP3, GP4)과 대응 될 수 있다.
도 17 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 9 내지 도 19에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위하여 도 1a 내지 도 16에서 설명한 내용과 실질적으로 동일한 내용은 설명을 생략한다.
도 17를 참조하면, 맨드릴층(130) 상에 포토레지스트 패턴(310)이 배치될 수 있다. 포토레지스트 패턴(310)은 종 방향(D1)으로 연장되며 동일 선상에 배치되는 제1 라인 패턴(I1) 및 제2 라인 패턴(I2)을 포함할 수 있다. 제1 라인 패턴(I1)과 제2 라인 패턴(I2)은 소정의 간격으로 이격될 수 있다. 포토레지스트 패턴(310)은 제1 라인 패턴(I1) 및 제2 라인 패턴(I2)과 길이 방향으로 일 측에 배치되는 제3 라인 패턴(I3)과 타 측에 배치되는 제4 라인 패턴(I4)을 포함할 수 있다.
도 18을 참조하면, 포토레지스트 패턴(310)을 식각 마스크로 이용하는 식각 공정을 통해 맨드릴층(130)의 적어도 일부를 제거할 수 있다. 맨드릴층(130)이 식각되어 맨드릴 패턴(132)이 형성될 수 있다. 맨드릴 패턴(132)은 포토레지스트 패턴(310)에 대응되는 복수의 패턴들을 포함할 수 있다. 맨드릴 패턴(132)은 포토레지스트 패턴(310)의 평면 형상과 대응되는 평면 형상을 가지도록 형성될 수 있다. 스페이서 레이어(210L)가 맨드릴 패턴(132)을 컨포멀하게 덮을 수 있다. 일 실시예에 있어서, 스페이서 레이어(210L)의 두께는 제1 라인 패턴과 제2 라인 패턴 사이의 종 방향(D1)의 이격 거리의 절반보다 얇을 수 있다. 스페이서 레이어(210L)가 맨드릴 패턴(132)을 덮은 후에도, 제1 라인 패턴(L1)과 제2 라인 패턴(L2) 사이에 이격 공간이 남을 수 있다.
도 19을 참조하면, 제2 하드 마스크층(125) 상의 스페이서 레이어(210L)의 일부가 제거되고, 제2 하드 마스크층(125)의 상면의 일부가 노출될 수 있다. 맨드릴 패턴(132)의 양 측벽에 위치하는 맨드릴 스페이서(210)가 형성될 수 있다. 맨드릴 스페이서(210)가 형성되고, 맨드릴 패턴(132)은 제거될 수 있다.
맨드릴 스페이서(210)는 U자의 평면 형상을 갖는 제1 스페이서(211), 역-U자의 평면 형상을 갖는 제2 스페이서(212) 및 라인 형태의 스페이서들(213, 214, 215, 216)을 포함할 수 있다. 일 실시예에 있어서, 제1 스페이서(211)와 제2 스페이서(212)는 도 10의 내측 스페이서(210c-u, 210c-d, 210d-u, 210d-d, Ba1, Ba2)와 동일 또는 유사한 구성을 가질 수 있다. 이후, 도 11 내지 도 13에서에서 수행한 식각 공정과 동일 또는 유사한 공정을 통해, 제1 스페이서(211), 제2 스페이서(212) 및 라인 형태의 스페이서들(213, 214, 215, 216)의 평면 형상에 대응되는 하드 마스크 패턴과 게이트 패턴이 형성될 수 있다. 도 1a 및/또는 도 1b와 같은 게이트 패턴이 형성될 수 있다.
일 실시예에 있어서, 도면에는 도시되지 않았지만, 도 15에서 설명한 것과 달리, 제1 라인 패턴(I1)과 제2 라인 패턴(I2)을 식각 마스크로 하여 형성되는 맨드릴 패턴(132)은 제1 라인 패턴(I1) 및 제2 라인 패턴(I2)과 다른 평면 형상을 가질 수 있다. 예를 들어, 제1 라인 패턴(I1)과 제2 라인 패턴(I2)의 이격 거리가 공정 최소 선폭보다 좁은 경우에, 포토레지스트 패턴(310)과 맨드릴 패턴(132) 간의 형상이 달라질 수 있다. 도 14에 도시된 포토레지스트 패턴(310)의 제1 라인 패턴(I1)과 제2 라인 패턴(I2)은 서로 마주보는 각각의 일 단이 평면이지만, 제1 라인 패턴(I1)에 대응되는 맨드릴 패턴(132)의 일 단 및 상기 일 단과 마주보는 맨드릴 패턴(132)의 일 단은 평면이 아닌 곡면일 수 있다. 일 단이 곡면인 맨드릴 패턴을 식각 마스크로 이용하는 공정을 통해 형성되는 게이트 패턴은 도 2a 및 도 2b에서 설명한 게이트 패턴과 대응될 수 있다.
도 20 내지 도 22는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 9 내지 도 22에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위하여 도 1a 내지 도 19에서 설명한 내용과 실질적으로 동일한 내용은 설명을 생략한다.
도 20을 참조하면, 맨드릴층(130) 상에 포토레지스트 패턴(310)이 배치될 수 있다. 포토레지스트 패턴(310)은 종 방향(D1)으로 연장되는 제1 라인 패턴(J1), 제2 라인 패턴(J2) 및 제3 라인 패턴(J3)을 포함할 수 있다. 제1 내지 제3 라인 패턴들(J1, J2, J3)은 서로 횡 방향(D2)으로 소정의 간격으로 이격될 수 있다. 일 실시예에 있어서, 제1 라인 패턴(J1)에는 일 측벽과 타 측벽에 제1 라인 패턴(J1)의 내측으로 오목하게 함입된 노치(NC)를 포함할 수 있다. 예를 들어, 노치(NC)는 도 20에 도시된 것과 같이 직사각형의 형상을 가질 수 있다. 또는, 노치(NC)는 V자 형상을 가질 수 있다.
도 21을 참조하면, 포토레지스트 패턴(310)을 식각 마스크로 이용하는 식각 공정을 통해 맨드릴 패턴(132)이 형성될 수 있다. 맨드릴 패턴(132)은 포토레지스트 패턴(310)과 대응되는 평면 형상을 가질 수 있다. 예를 들어, 맨드릴 패턴(132)에도 노치가 형성될 수 있다. 스페이서 레이어(210L)가 맨드릴 패턴(132)을 컨포멀하게 덮을 수 있다.
도 22를 참조하면, 스페이서 레이어(210L)의 일부가 제거되고, 맨드릴 패턴(132)의 양 측벽에 위치하는 맨드릴 스페이서(210)가 형성될 수 있다. 맨드릴 스페이서(210)가 형성되고, 맨드릴 패턴(132)은 제거될 수 있다. 맨드릴 스페이서(210)는 종 방향(D1) 연장되며, 서로 횡 방향(D2)으로 이격되는 제1 내지 제6 맨드릴 스페이서(221, 222, 223, 224, 225, 226)를 포함할 수 있다. 제1 맨드릴 스페이서(221)와 제2 맨드릴 스페이서(222)에는 각각 돌출부와 함입부가 형성될 수 있다. 예를 들어, 돌출부의 측벽의 형상은 맨드릴 패턴(132)에 형성되었던 노치의 형상과 대응될 수 있다. 이후, 도 14 내지 도 16에서에서 수행한 식각 공정과 동일 또는 유사한 공정을 통해, 맨드릴 스페이서(210)의 평면 형상에 대응되는 하드 마스크 패턴 및 게이트 패턴이 형성될 수 있다. 도 3a 및/또는 도 3b와 같은 게이트 패턴이 형성될 수 있다.
도 23 내지 도 25는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 26 내지 도 27은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 7 내지 도 27에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위하여 도 1a 내지 도 22에서 설명한 내용과 실질적으로 동일한 내용은 설명을 생략한다.
도 23을 참조하면, 맨드릴층(130) 상에 종 방향(D1)으로 연장되는 제1 라인 패턴(K1)과 제2 라인 패턴(K2)을 포함하는 포토레지스트 패턴(310)이 형성될 수 있다. 제1 라인 패턴(K1)과 제2 라인 패턴(K2) 각각의 내측벽에는 돌출부(PC)가 형성될 수 있다. 예를 들어, 돌출부(PC)는 삼각형 또는 사각형 형상을 가질 수 있다.
도 24 및 도 25를 참조하면, 포토레지스트 패턴(310)을 이용하여 맨드릴 패턴(132)을 형성할 수 있다. 맨드릴 패턴(132)이 스페이서 레이어(210L)로 컨포멀하게 덮일 수 있다. 스페이서 레이어(210L)의 두께는 제1 라인 패턴(K1)의 돌출부와 제2 라인 패턴(K2)의 돌출부의 횡 방향(D2)의 이격 거리의 1/2과 대응되거나 그보다 두꺼울 수 있다. 제1 라인 패턴(K1)의 돌출부와 제2 라인 패턴(K2)의 돌출부 사이는 공간은 스페이서 레이어(210L)에 의해 실질적으로 완전히 채워질 수 있다.
스페이서 레이어(210L)가 일부 제거되고 맨드릴 스페이서(210)가 형성될 수 있다. 맨드릴 스페이서(210)는 제1 내지 제4 맨드릴 스페이서(231, 232, 233, 234)를 포함할 수 있다. 제1 맨드릴 스페이서(231)와 제2 맨드릴 스페이서(232)는 서로 접할 수 있다. 맨드릴 패턴(132)은 제거될 수 있다. 이후, 도 14 내지 도 16에서에서 수행한 식각 공정과 동일 또는 유사한 공정을 통해, 맨드릴 스페이서(210)의 평면 형상에 대응되는 하드 마스크 패턴 및 게이트 패턴이 형성될 수 있다. 도 4a 및/또는 도 4b와 같은 게이트 패턴이 형성될 수 있다.
도 26 및 도 27를 참조하면, 일 실시예에 있어서, 돌출부(PD)를 포함하는 포토레지스트 패턴(K1, K2: 310)을 이용하는 공정을 통해 형성된 맨드릴 패턴(M1, M2: 132)은 돌출부(PD)의 측면이 둥근 곡면일 수 있다. 이후, 맨드릴 패턴(132)을 이용하는 공정을 통해 맨드릴 스페이서(210)가 형성되고, 도 14 내지 도 16에서 수행한 식각 공정과 동일 유사한 공정을 통해 도 5a 및 도 5b와 같은 게이트 패턴이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (10)

  1. 기판 상에 일 방향으로 연장하는 더미 게이트 라인들이 서로 연결된 제1 게이트 패턴과, 상기 제1 게이트 패턴과 동일 선상에서 상기 일 방향으로 연장되는 더미 게이트 라인들이 서로 연결된 제2 게이트 패턴을 포함하는 더미 게이트 구조체; 및
    상기 더미 게이트 구조체의 일 측에서, 상기 더미 게이트 구조체와 평행하게 연장하는 제3 게이트 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 패턴은,
    상기 일 방향으로 연장되는 제1 더미 게이트 라인;
    상기 제1 더미 게이트 라인과 평행하게 배치되는 제2 더미 게이트 라인;
    상기 제1 더미 게이트 라인의 일 단과 상기 제2 더미 게이트 라인의 일 단을 연결하는 제1 브릿지 패턴을 포함하며,
    상기 제2 게이트 패턴은,
    상기 제1 더미 게이트 라인과 동일 선상에서 연장되는 제3 더미 게이트 라인;
    상기 제2 더미 게이트 라인과 동일 선상에서 연장되며, 상기 제3 더미 게이트 라인과 인접하게 배치되는 제4 더미 게이트 라인; 및
    상기 제3 더미 게이트 라인의 일 단과 상기 제4 더미 게이트 라인의 일 단을 연결하는 제2 브릿지 패턴을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴 사이에 배치되며, 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴을 연결하는 제3 브릿지 패턴을 더 포함하며,
    상기 제3 브릿지 패턴의 폭은 상기 제1 브릿지 패턴의 폭보다 좁은 반도체 소자.
  4. 제1 방향으로 연장되는 활성 핀들; 및
    상기 제1 방향과 교차되는 제2 방향으로 연장하여 상기 활성 핀들을 가로지르는 리얼 게이트 라인들을 포함하는 셀 영역; 및
    상기 리얼 게이트 라인들과 평행하게 연장되는 더미 게이트 구조체들이 배치되는 더미 영역을 포함하며,
    상기 더미 게이트 구조체는,
    상기 제2 방향으로 연장하여, 서로 평행하게 배치되는 한 쌍의 상부 더미 게이트 라인들;
    상기 한 쌍의 상부 게이트 라인들을 연결하는 상부 브릿지 패턴;
    상기 상부 게이트 라인들과 상기 상부 브릿지 패턴에 상기 제2 방향으로 이격되어 배치되는 한 쌍의 하부 더미 게이트 라인들; 및
    상기 한 쌍의 하부 더미 게이트 라인들을 연결하는 하부 브릿지 패턴을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 더미 게이트 구조체 중 일부는 상기 셀 영역과 상기 더미 영역에 오버랩되는 반도체 소자.
  6. 제5항에 있어서,
    상기 한 쌍의 상부 더미 게이트 라인들은,
    상기 셀 영역에 배치되는 제1 더미 게이트 라인과,
    상기 더미 영역에 배치되는 제2 더미 게이트 라인을 포함하며,
    상기 상부 브릿지 패턴은 상기 셀 영역과 상기 더미 영역에 걸쳐 배치되는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 더미 게이트 라인은 상기 활성 핀들을 가로지르며,
    상기 제2 더미 게이트 라인은 상기 활성 핀들의 일 단과 인접하게 배치되는 반도체 소자.
  8. 제6항에 있어서,
    상기 상부 브릿지 패턴은 상기 활성 핀들과 오버랩되는 반도체 소자.
  9. 제4항에 있어서,
    상기 셀 영역은,
    제1 활성 핀들이 배치되는 제1 셀 영역;
    제2 활성 핀들이 배치되는 제2 셀 영역;
    상기 제1 셀 영역과 상기 제2 셀 영역 사이의 중간 영역을 포함하며,
    상기 한 쌍의 상부 더미 게이트 라인들은 상기 제1 셀 영역에 배치되고,
    상기 한 쌍의 하부 더미 게이트 라인들은 상기 제2 셀 영역에 배치되는 반도체 소자.
  10. 제9항에 있어서,
    상기 상부 브릿지 패턴과 상기 하부 브릿지 패턴은 상기 중간 영역에 배치되는 반도체 소자.

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