CN113437061B - 半导体装置及其形成方法 - Google Patents
半导体装置及其形成方法 Download PDFInfo
- Publication number
- CN113437061B CN113437061B CN202110690524.8A CN202110690524A CN113437061B CN 113437061 B CN113437061 B CN 113437061B CN 202110690524 A CN202110690524 A CN 202110690524A CN 113437061 B CN113437061 B CN 113437061B
- Authority
- CN
- China
- Prior art keywords
- active
- segments
- semiconductor device
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000012634 fragment Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Element Separation (AREA)
Abstract
本揭露公开了半导体装置及其形成方法。半导体装置包括衬底、有源结构、以及浅沟渠隔离。有源结构设置于衬底内，并且包括多个第一有源片段以及多个第二有源片段，其中，第一有源片段以及第二有源片段相互平行、相互分隔地朝着第一方向延伸。多个第一开口设置于衬底内，并位在任两相邻的第一有源片段之间。多个第二开口设置于衬底内，并位在相邻的第二有源片段之间，其中，第二开口的最大孔径大于第一开口的最大孔径。浅沟渠隔离设置于衬底内并填入第一开口以及第二开口，以环绕有源结构。
Description
技术领域
本揭露涉及一种半导体装置及其形成方法，尤其是涉及一种包括有源结构以及浅沟渠隔离的半导体装置及其形成方法。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于所述有源区域上形成所需组件。一般来说，有源区域为利用光刻及蚀刻等制作工艺在衬底上所形成多个图案，但在尺寸微缩的要求下，有源区域的宽度逐渐缩减，而各个有源区域之间的间距也渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。
发明内容
本揭露之一目的在于提供一种半导体装置，其有源结构具有长度不一的多个有源片段，所述有源片段可直接连接外围的有源区。藉此，可改善所述半导体装置周围的应力，避免所述半导体结构的倒塌或毁损，使得所述半导体装置可达到较为优化的元件效能。
为达上述目的，本揭露之一实施例提供一种半导体装置，包括衬底、有源结构、以及浅沟渠隔离。所述有源结构设置于所述衬底内，所述有源结构包括多个第一有源片段以及多个第二有源片段，所述第一有源片段以及所述第二有源片段相互平行、相互分隔地朝着第一方向延伸。多个第一开口设置于所述衬底内，并位在任两相邻的所述第一有源片段之间。多个第二开口设置于所述衬底内，并位在相邻的所述第二有源片段之间，其中，所述第二开口的最大孔径大于所述第一开口的最大孔径。所述浅沟渠隔离设置于所述衬底内并填入所述第一开口以及所述第二开口，以环绕所述有源结构。
为达上述目的，本揭露之一实施例提供一种半导体装置的形成方法，包括以下步骤。首先，提供一衬底，于所述衬底内形成多个有源区单元，所述有源区单元相互平行、相互分隔地朝着第一方向延伸。接着，于所述衬底内形成多个第一开口以及多个第二开口，以将所述有源区单元截断为多个第一有源片段、多个第二有源片段以及多个第三有源片段，形成有源结构，其中，所述第二开口于第二方向上的孔径大于所述第一开口的孔径，所述第二方向相交但不垂直于所述第一方向。然后，于所述衬底内形成浅沟渠隔离，所述浅沟渠隔离填入所述第一开口以及所述第二开口，以环绕所述有源结构。
附图说明
图1至图2绘示本揭露第一优选实施例中半导体装置的示意图；其中
图1为本揭露的半导体装置之有源结构的俯视示意图；以及
图2为图1沿切线A-A’的剖面示意图。
图3至图5绘示本揭露优选实施例中半导体装置的形成方法的示意图；其中
图3为一半导体结构形成浅沟渠以及有源区单元后的俯视示意图；
图4为图3沿切线A-A’的剖面示意图；以及
图5为一半导体结构形成第一开口以及第二开口后的俯视示意图。
图6绘示本揭露第二优选实施例中半导体装置的示意图。
图7绘示本揭露第三优选实施例中半导体装置的示意图。
其中，附图标记说明如下：
100、300、500 半导体存储装置
110 衬底
120 浅沟渠隔离
121 浅沟渠
122 第一隔离区
124 第二隔离区
130 第一有源区
130a 有源区单元
131 第一有源片段
132 第一开口
133 第二有源片段
133a 侧边
134 第二开口
135 第三有源片段
140、340、540 第二有源区
141、341、541 第一侧边
143、343、543 第二侧边
150 有源结构
341a、343a 片段
342、344 开口
541a、543a 片段
542、544 开口
D1 第一方向
D2 第二方向
D3 第三方向
L1、L2 最大宽度
O1、O2 最大孔径
S1、S2、S3 长度
具体实施方式
为使熟悉本揭露所属技术领域的一般技术者能更进一步了解本揭露，下文特列举本揭露的数个优选实施例，并配合所附的附图，详细说明本揭露的构成内容及所欲达成的功效。熟习本揭露所属领域的技术人员能在不脱离本揭露的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图2，所绘示者为本揭露第一优选实施例中半导体装置100的示意图，其中，图1为半导体装置100的俯视示意图，图2则为半导体装置100的剖面示意图。半导体装置100包括一衬底110，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，衬底110内设置至少一浅沟渠隔离(shallow trenchisolation,STI)120，以在衬底110定义出一有源结构(active structure)150，意即，浅沟渠隔离120系环绕有源结构150设置。有源结构150进一步包括第一有源区130以及第二有源区140，其中，第二有源区140较佳系包围在第一有源区130的外侧。在一实施例中，第一有源区130例如是设置于半导体装置100中组件积集度相对较高的区域，如主动区域、存储区域等，而第二有源区140则是设置于半导体存储装置100中组件积集度相对较低的区域，例如是一周边区域，但不以此为限。
如图1以及图2所示，第一有源区130细部包括多个第一有源片段131、多个第二有源片段133以及多个第三有源片段135，系相互平行地沿着一相同方向(例如是第一方向D1)延伸，其中，第一方向D1例如是不垂直于x方向(例如是第二方向D2)或y方向(例如是第三方向D3)。详细来说，第一有源片段131、第二有源片段133以及第三有源片段135相互分隔地位在衬底110内，并且，沿着第一方向D1依序排列成复数个纵列，而可整体呈现一特定排列，如图1所示的阵列排列(array arrangement)等，但并不限于此。需注意的是，浅沟渠隔离120细部包括多个第一隔离区122以及多个第二隔离区124，相邻的两个第一有源片段131之间系被第一隔离区122隔开，而各个第一有源片段131在第一方向D1具有一相同长度S1。并且，第三有源片段135在第三方向D3上系设置于所有的第一有源片段131的两相对侧(如图1所示的上侧以及下侧)并直接接触第二有源区140，相邻的第一有源片段131以及第三有源片段135之间同样系被第一隔离区122隔开，而各个第三有源片段135在第一方向D1上分别具有不同的长度(例如是长度S2、S3等)，且不等同于第一有源片段131的长度S1。此外，第二有源片段133在第二方向D2上系设置于所有的第一有源片段131以及第三有源片段135的两相对侧并部分接触第二有源区140，相邻的第二有源片段133之间系被第二隔离区124隔开，并且，在第一方向D1上分别具有小于第一有源片段131(长度S1)的长度(未标示)。其中，第二隔离区124在第二方向D2上的最大宽度L2系大于第一隔离区122的最大宽度L1，使得在第二方向D2上相邻的第二有源片段133可具有相互切齐的侧边133a，如图1所示。
从另一方面来看，第二隔离区124在第二方向D2上系设置于所有的第一隔离区122的两相对侧(如图1所示的左侧以及右侧)，并且，第二隔离区124以及第一隔离区122系沿着第三方向D3依序排列成复数个纵列，各个所述纵列中的第二隔离区124或第一隔离区122相互对位，相邻的所述纵列中的第二隔离区124或第一隔离区122则在第二方向D2上相互错位，使得第二隔离区124以及第一隔离区122同样可整体呈现一阵列排列，但并不限于此。
第二有源区140细部包括沿着第二方向D2延伸的至少一第一侧边141，以及沿着第三方向D3延伸的至少一第二侧边143，使得第二有源区140可整体呈现一矩框状(rectangular frame)并直接接触第三有源片段135以及一部分的第二有源片段133。也就是说，所有的第三有源片段135皆可进一步连接至第二有源区140的第一侧边141，并且，一部分的第二有源片段133可选择性地连接至第二有源区140的第一侧边141、第二侧边143、或是第一侧边141以及第二侧边143，使得另一部分的第二有源片段133可不连接至第二有源区140的第一侧边141及/或第二侧边143，如图1所示。在此设置下，第二有源区140可较为均匀地承受来自于第一有源区130以及浅沟渠隔离120的应力影响，以获得较稳定的结构。本领域者应可理解，所述第一侧边或所述第二侧边的具体设置数量皆可依据实际需求而调整，或是还可另包含其他侧边，而使得所述第二有源区可整体呈现其他形状，不以前述矩框状为限。
由此，本揭露第一优选实施例的半导体装置100系在第一有源片段131的左右两侧以及上下两侧分别设置长度不同的第二有源片段133以及第三有源片段135，并使得一部分的第二有源片段133进一步连接至第二有源区140的至少一侧边(包括第一侧边141、第二侧边143、或是第一侧边141以及第二侧边143)，第三有源片段135则进一步连接至第二有源区140的第一侧边141。如此，可透过第二有源片段133以及第三有源片段135提供不同的延伸长度来稳定并强化第一有源片段131周围的结构(即第二有源区140的结构)，以改善半导体装置100周围的应力，避免发生周围结构倒塌或崩裂等问题。后续，半导体装置100可继续用于形成其他半导体主动组件，如存储器组件或晶体管组件等，以进一步提升后续形成组件的效能。
为了使本领域普通技术人员能够实现本揭露，下面进一步描述本揭露的半导体装置100的形成方法。请参考图3至图5，分别绘出根据本揭露优选实施例的半导体装置100的图案化制作工艺，其中，有源结构150的形成可借助但并不限定于以下所述的图案化制作工艺。首先，在衬底110上形成一掩膜层(未绘示)，所述掩膜层包括可用以定义多个有源区单元130a的图案并暴露出部分的衬底110，利用所述掩膜层进行一蚀刻工艺，移除所述部分的衬底110形成至少一浅沟渠(shallow trench)121，同时于衬底110定义出相互平行、间隔且沿着第一方向D1延伸的有源区单元130a，如图3以及图4所示。然后，请参照图5所示，再于衬底110上形成另一掩膜层(未绘示)，所述另一掩膜层包括可用以定义第一开口132以及第二开口134的图案并暴露出部分的有源区单元130a，利用所述另一掩膜层进行另一蚀刻工艺，移除所述部分的有源区单元130a形成第一开口132以及第二开口134(于图5中以虚线矩框呈现)，同时将有源区单元130a截断而形成第一有源片段131、第二有源片段133以及第三有源片段135。细部来说，第二开口134于第二方向D2上的孔径O2系大于第一开口132于第二方向D2上的孔径O1，并且，第二开口134在第二方向D2上系设置于所有的第一开口132的两相对侧(如图5所示的左侧以及右侧)，同时，第二开口134以及第一开口132系沿着第三方向D3依序排列成复数个纵列，各个所述纵列中的第二开口134或第一开口132相互对位，相邻的所述纵列中的第二开口134或第一开口132则在第二方向D2上相互错位，使得第二开口134以及第一开口132同样可整体呈现一阵列排列，但并不限于此。接着，再于浅沟渠121、第一开口132以及第二开口134内填入绝缘材料(未绘示)，如氧化硅、氮化硅或氮氧化硅等，即可形成顶面切齐衬底110表面的浅沟渠隔离120(包括第一隔离区122以及第二隔离区124)。
在形成第一有源区130之后，可继续于衬底110形成第二有源区140。在本实施例中，第二有源区140的形成同样可借助衬底110的图案化制作工艺，并且，可选择与第一有源区130的图案化制作工艺一并进行。也就是说，如图3所示，可利用相同或不同的掩膜层(未绘示)同时定义或分别定义第一有源区130以及第二有源区140的图案，再一并蚀刻衬底110并填入所述绝缘材料。于此，第一有源区130以及第二有源区140可包括相同的材质(即衬底110的材质)，并且，第二有源区140的第一侧边141、第二侧边143以及与之连接的第三有源片段135以及第二有源片段133即可一体成形，如图5所示。在此情况下，第二有源区140可具有较为稳定、强化的结构，可有效地保护设置于其内侧的第一有源区130，避免发生结构倒塌或毁损。然而，本领域技术人员应可理解，所述第二有源区的形成并不以前述方法为限，还可借助其他方式形成，例如可与所述第一有源区的制作工艺分开进行。例如，在另一实施例中，所述第二有源区的制作工艺亦可选择在所述第一有源区的制作工艺之前进行，先利用所述衬底的图案化制作工艺形成所述第二有源区，再借助一外延生长制作工艺(epitaxial growth process,未绘示)形成所述第一有源区，于此，所述第二有源区与所述第一有源区的顶面即可能不共平面(未绘示)；或者，在另一实施例中，所述第二有源区的制作工艺亦可选择在所述第一有源区的制作工艺之后进行，先利用所述衬底的图案化制作工艺形成所述第一有源区，再借助一沉积制程形成所述第二有源区(例如包含多晶硅、介电材质等不同于所述衬底的材质)，于此，所述第二有源区与所述第一有源区即可包含不同的材质。
本揭露所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本揭露的半导体装置及其形成方法亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在一实施例中，亦可能在进行第一有源区130及/或第二有源区140的图案化制作工艺时，透过调整蚀刻条件，而使得所形成的边角部分圆角化，但不以此为限。下文将进一步针对半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本揭露之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图6所示，所绘示者为本发明第二优选实施例中半导体装置300的示意图。本实施例的半导体装置300大体上与前述第一优选实施例中的半导体装置100相同，同样包括衬底110；有源结构150(例如包含第一有源区130以及第二有源区340)；以及浅沟渠隔离120(包括第一隔离区122以及第二隔离区124)，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于衬底110上额外形成多个开口342、344，将第二有源区340的第一侧边341以及第二侧边343分别截断为多个片段341a、343a。
细部来说，第一侧边341的片段341a分别被浅沟渠隔离120环绕而相互分隔，并且，片段341a直接接触两相邻的第三有源片段135、两相邻的第二有源片段133、或是相邻的第三有源片段135以及第二有源片段133。其中，当各片段341a系连接至两个第三有源片段135、或是连接至相邻的第三有源片段135以及第二有源片段133时，两个第三有源片段135、或是相邻的第三有源片段135以及第二有源片段133在第一方向D1上的长度互不相同；但当各片段341a系连接至两个第二有源片段133时，两个第二有源片段133在第一方向D1上的长度则彼此相同，如图6所示。另一方面，第二侧边343的各片段343a同样被浅沟渠隔离120环绕而相互分隔，并且，直接接触至少一第二有源片段133，较佳系连接至在第三方向D3上相邻的两个第二有源片段133。
由此，本揭露第二优选实施例的半导体装置300同样可透过第二有源片段133以及第三有源片段135提供不同的延伸长度来稳定并强化第二有源区340的结构，以改善半导体装置300周围的应力，避免发生周围结构倒塌或崩裂等问题。并且，本实施例中的半导体装置300还在第二有源区340上额外设置开口342、344，可进一步分散第二有源区340的各侧边(包含第一侧边341以及第二侧边343)所承受的应力，以便能进一步提升后续形成于半导体装置300上的组件的效能。
请参照图7所示，所绘示者为本发明第三优选实施例中半导体装置500的示意图。本实施例的半导体装置500大体上与前述第一优选实施例中的半导体装置100相同，同样包括衬底110；有源结构150(例如包含第一有源区130以及第二有源区540)；以及浅沟渠隔离120(包括第一隔离区122以及第二隔离区124)，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于衬底110上额外形成多个开口542、544，将第二有源区540的第一侧边541以及第二侧边543分别截断为多个片段541a、543a。
细部来说，第一侧边541的片段541a分别被浅沟渠隔离120环绕而相互分隔，并且，片段541a分别接触第三有源片段135或是第二有源片段133。另一方面，第二侧边543的各片段543a同样被浅沟渠隔离120环绕而相互分隔，并且，分别接触部分的第二有源片段133，如图7所示。由此，本揭露第三优选实施例的半导体装置500同样可透过第二有源片段133以及第三有源片段135提供不同的延伸长度来稳定并强化第二有源区540的结构，以改善半导体装置500周围的应力，避免发生周围结构倒塌或崩裂等问题。并且，本实施例中的半导体装置500还在第二有源区540上额外设置开口542、544，可进一步分散第二有源区540的各侧边(包含第一侧边541以及第二侧边543)所承受的应力，以便能进一步提升后续形成于半导体装置500上的组件的效能。
整体来说，本揭露的半导体装置系在主动区域或存储区域的有源片段的左右两侧以及上下两侧分别设置长度不同的有源片段，并使得所述长度不同的有源片段进一步连接至周边区域的有源区的至少一侧边。如此，可透过所述长度不同的有源片段提供不同的延伸长度来稳定并强化所述有源区的结构，以改善所述半导体装置周围的应力，避免发生周围结构倒塌或崩裂等问题。另外，所述有源区的所述侧边上还可包含多个相互分隔的片段，以进一步分散所述侧边所承受的应力。在此前提下，本揭露的半导体装置可继续用于形成其他半导体主动组件，如存储器组件或晶体管组件等，以进一步提升后续形成组件的元件效能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (19)
1.一种半导体装置，其特征在于，包括：
衬底，所述衬底包括硅衬底；
有源结构，设置于所述衬底内，所述有源结构包括多个第一有源片段以及多个第二有源片段，所述第一有源片段以及所述第二有源片段相互平行、相互分隔地朝着第一方向延伸；以及
浅沟渠隔离，设置于所述衬底内并环绕所述有源结构，所述浅沟渠隔离包括多个第一隔离区以及多个第二隔离区，所述多个第一隔离区位在任两相邻的所述第一有源片段之间，所述多个第二隔离区位在所述第二有源片段之间，其中，所述第二隔离区的最大宽度大于所述第一隔离区的最大宽度；
所述有源结构还包括多个第三有源片段相互平行、相互分隔地朝着所述第一方向延伸，所述第三有源片段皆直接接触第二有源区。
2.依据权利要求第1项所述之半导体装置，其特征在于，所述第一有源片段在所述第一方向上具有相同的第一长度，所述第一长度大于所述第二有源片段在所述第一方向上的长度。
3.依据权利要求第1项所述之半导体装置，其特征在于，任两相邻的所述第二有源片段在第二方向上具有相互切齐的侧边，其中，所述第二方向相交但不垂直于所述第一方向。
4.依据权利要求第3项所述之半导体装置，其特征在于，所述第二隔离区设置于所述第一隔离区的两相对侧，并且在垂直于所述第二方向的第三方向上相互对位。
5.依据权利要求第4项所述之半导体装置，其特征在于，所述有源结构还包括第二有源区，所述第二有源区包围所述第一有源片段以及所述第二有源片段并直接接触一部分的所述第二有源片段。
6.依据权利要求第5项所述之半导体装置，其特征在于，所述第二有源区包括延伸于所述第二方向上的至少一第一侧边，以及延伸于第三方向上的至少一第二侧边。
7.依据权利要求第1项所述之半导体装置，其特征在于，所述第三有源片段在所述第一方向上分别具有不同的长度。
8.依据权利要求第2项所述之半导体装置，其特征在于，所述第三有源片段在所述第一方向上的长度不同于所述第一长度。
9.依据权利要求第1项所述之半导体装置，其特征在于，所述第二有源区还包括多个片段，各所述片段相互分隔并直接接触任两相邻的所述第三有源片段、任两相邻的所述第二有源片段、或相邻的所述第三有源片段以及所述第二有源片段。
10.依据权利要求第9项所述之半导体装置，其特征在于，所述两相邻的所述第三有源片段在所述第一方向上的长度互不相同。
11.一种半导体装置的形成方法，其特征在于，包括：
提供一衬底；
于所述衬底内形成多个有源区单元，所述有源区单元相互平行、相互分隔地朝着第一方向延伸；
于所述衬底内形成多个第一开口以及多个第二开口，以将所述有源区单元截断为多个第一有源片段、多个第二有源片段以及多个第三有源片段，形成有源结构，其中，所述第二开口于第二方向上的孔径大于所述第一开口的孔径，所述第二方向相交但不垂直于所述第一方向；以及
于所述衬底内形成浅沟渠隔离，以环绕所述有源结构，其中，所述浅沟渠隔离填入所述第一开口以及所述第二开口分别形成第一隔离区以及第二隔离区。
12.依据权利要求第11项所述之半导体装置的形成方法，其特征在于，所述第一有源片段在所述第一方向上具有相同的第一长度，所述第一长度大于所述第二有源片段在所述第一方向上的长度。
13.依据权利要求第12项所述之半导体装置的形成方法，其特征在于，任两相邻的所述第二有源片段在所述第二方向上具有相互切齐的侧边。
14.依据权利要求第13项所述之半导体装置的形成方法，其特征在于，所述第二开口形成于所述第一开口的两相对侧，并且在垂直于所述第二方向的第三方向上相互对位。
15.依据权利要求第14项所述之半导体装置的形成方法，其特征在于，所述第三有源片段在所述第一方向上分别具有不同的长度，且不同于所述第一长度。
16.依据权利要求第15项所述之半导体装置的形成方法，其特征在于：
于所述衬底内形成第二有源区，所述第二有源区包围所述第一有源片段、所述第二有源片段以及所述第三有源片段，所述第二有源区直接接触所述第三有源片段以及一部分的所述第二有源片段。
17.依据权利要求第16项所述之半导体装置的形成方法，其特征在于，所述第二有源区包括延伸于所述第二方向上的至少一第一侧边，以及延伸于所述第三方向上的至少一第二侧边。
18.依据权利要求第17项所述之半导体装置的形成方法，其特征在于，所述第二有源区还包括多个片段，各所述片段相互分隔并直接接触任两相邻的所述第三有源片段、任两相邻的所述第二有源片段、或相邻的所述第三有源片段以及所述第二有源片段。
19.依据权利要求第18项所述之半导体装置的形成方法，其特征在于，所述两相邻的所述第三有源片段在所述第一方向上的长度互不相同。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110690524.8A CN113437061B (zh) | 2021-06-22 | 2021-06-22 | 半导体装置及其形成方法 |
| US17/396,775 US20220406651A1 (en) | 2021-06-22 | 2021-08-09 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110690524.8A CN113437061B (zh) | 2021-06-22 | 2021-06-22 | 半导体装置及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113437061A CN113437061A (zh) | 2021-09-24 |
| CN113437061B true CN113437061B (zh) | 2023-05-23 |
Family
ID=77757139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110690524.8A Active CN113437061B (zh) | 2021-06-22 | 2021-06-22 | 半导体装置及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113437061B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9704816B1 (en) * | 2016-09-12 | 2017-07-11 | United Microelectronics Corp. | Active region structure and forming method thereof |
| CN111969044A (zh) * | 2020-08-31 | 2020-11-20 | 福建省晋华集成电路有限公司 | 半导体装置 |
| CN112133699A (zh) * | 2020-09-15 | 2020-12-25 | 福建省晋华集成电路有限公司 | 有源区域结构与其形成方法 |
| CN112271179A (zh) * | 2020-11-17 | 2021-01-26 | 福建省晋华集成电路有限公司 | 有源区结构以及形成有源区结构的方法 |
| CN213026126U (zh) * | 2020-09-15 | 2021-04-20 | 福建省晋华集成电路有限公司 | 有源区域结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9269606B2 (en) * | 2014-02-19 | 2016-02-23 | Microchip Technology Incorporated | Spacer enabled active isolation for an integrated circuit device |
-
2021
- 2021-06-22 CN CN202110690524.8A patent/CN113437061B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9704816B1 (en) * | 2016-09-12 | 2017-07-11 | United Microelectronics Corp. | Active region structure and forming method thereof |
| CN107818980A (zh) * | 2016-09-12 | 2018-03-20 | 联华电子股份有限公司 | 有源区域结构以及其形成方法 |
| CN111969044A (zh) * | 2020-08-31 | 2020-11-20 | 福建省晋华集成电路有限公司 | 半导体装置 |
| CN112133699A (zh) * | 2020-09-15 | 2020-12-25 | 福建省晋华集成电路有限公司 | 有源区域结构与其形成方法 |
| CN213026126U (zh) * | 2020-09-15 | 2021-04-20 | 福建省晋华集成电路有限公司 | 有源区域结构 |
| CN112271179A (zh) * | 2020-11-17 | 2021-01-26 | 福建省晋华集成电路有限公司 | 有源区结构以及形成有源区结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113437061A (zh) | 2021-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101496519B1 (ko) | 더미 ＦｉｎＦＥＴ 구조 및 더미 ＦｉｎＦＥＴ 구조를 만드는 방법 | |
| CN111969044B (zh) | 半导体装置 | |
| CN110061054B (zh) | 半导体元件及其制作方法 | |
| US11587835B2 (en) | Semiconductor device and method for fabricating the same | |
| CN112271179A (zh) | 有源区结构以及形成有源区结构的方法 | |
| KR20170036183A (ko) | 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법 | |
| CN111682068A (zh) | 半导体元件及其制作方法 | |
| CN213026133U (zh) | 半导体装置 | |
| CN215600374U (zh) | 半导体装置 | |
| US10043675B2 (en) | Semiconductor device and method for fabricating the same | |
| CN113437061B (zh) | 半导体装置及其形成方法 | |
| CN217214689U (zh) | 半导体装置 | |
| CN113437071B (zh) | 半导体存储装置及其制作工艺 | |
| CN214477467U (zh) | 半导体装置 | |
| CN113299738B (zh) | 半导体装置及其形成方法 | |
| CN108630544B (zh) | 半导体元件及其制作方法 | |
| CN113471194B (zh) | 半导体存储装置 | |
| CN215342596U (zh) | 半导体存储装置 | |
| CN113224061B (zh) | 半导体存储装置及其形成方法 | |
| US20220406651A1 (en) | Semiconductor device and method of fabricating the same | |
| US20220375783A1 (en) | Semiconductor device and method of fabricating the same | |
| US11887977B2 (en) | Semiconductor device and method of fabricating the same | |
| CN114678323B (zh) | 半导体装置及其形成方法 | |
| CN214411197U (zh) | 半导体存储装置 | |
| US11784184B2 (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |