JPS6242461A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPS6242461A JPS6242461A JP18095485A JP18095485A JPS6242461A JP S6242461 A JPS6242461 A JP S6242461A JP 18095485 A JP18095485 A JP 18095485A JP 18095485 A JP18095485 A JP 18095485A JP S6242461 A JPS6242461 A JP S6242461A
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- gate electrode
- insulating film
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- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、電界効果型半導体装置の製造方法に於いて、
ステンシル構造の上部を利用してソース電極及びドレイ
ン電極を形成し、同じくステンシル構造の下部を利用し
てゲート電極を形成することに依り、前記諸電掻位置及
びチャネル長を全てセルフ・アライメント方式で規定す
ることができるようにしたものである。
ステンシル構造の上部を利用してソース電極及びドレイ
ン電極を形成し、同じくステンシル構造の下部を利用し
てゲート電極を形成することに依り、前記諸電掻位置及
びチャネル長を全てセルフ・アライメント方式で規定す
ることができるようにしたものである。
本発明は、セルフ・アライメント方式を適用して高速電
界効果型半導体装置を製造する方法に関する。
界効果型半導体装置を製造する方法に関する。
近年、実用化されつつある高速電界効果型半導体装置と
して、例えば高電子移動度トランジスタ（ｈｉｇｈ
ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ
ｉｓｔｏｒ：ＨＥＭＴ）などが知られていて、そのよう
なトランジスタに於ける諸電極は次に説明するような工
程を経て製造されている。
して、例えば高電子移動度トランジスタ（ｈｉｇｈ
ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ
ｉｓｔｏｒ：ＨＥＭＴ）などが知られていて、そのよう
なトランジスタに於ける諸電極は次に説明するような工
程を経て製造されている。
第２図（Ａ、）乃至（Ｆ）は従来例を解説する為の工程
要所に於ける電界効果型半導体装置の要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。
要所に於ける電界効果型半導体装置の要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。
第２図（Ａ）参照
（１） 既に、能動層や電子供給層などが形成されて
いるＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ系基
板１にプラズマＣＶＤ （ｐｌａｓｍａ ｃｈｅｍｉ
ｃａｌｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適
用することに依り、例えば二酸化シリコン（Ｓｉ０２）
からなる厚さ約４０００ Ｃ人〕程度のスペーサの役目
を果たす絶縁層２を形成する。
いるＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ系基
板１にプラズマＣＶＤ （ｐｌａｓｍａ ｃｈｅｍｉ
ｃａｌｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適
用することに依り、例えば二酸化シリコン（Ｓｉ０２）
からなる厚さ約４０００ Ｃ人〕程度のスペーサの役目
を果たす絶縁層２を形成する。
（２）通常のフォト・リソグラフィ技術に於けるレジス
ｌ〜・プロセスを適用することに依り、チャネル領域形
成予定部分上を覆うフォト・レジス・トＩＩり３を形成
する。
ｌ〜・プロセスを適用することに依り、チャネル領域形
成予定部分上を覆うフォト・レジス・トＩＩり３を形成
する。
（３） ウェット・エツチング法、或いは、ドライ・
エツチング法とウェット・エツチング法とを併用した方
法を適用することに依り、フォト・レジスト膜３をマス
クとして絶縁層２のエツチングを行う。
エツチング法とウェット・エツチング法とを併用した方
法を適用することに依り、フォト・レジスト膜３をマス
クとして絶縁層２のエツチングを行う。
第２図（Ｂ）参照
（４） 蒸着法を適用することに依り、金（Ａｕ）’
ゲルシマニウム（Ｇｅ） ／Ａｕ （２００（人）／３
５００ （人））ＨＩｉ！４を形成する。
ゲルシマニウム（Ｇｅ） ／Ａｕ （２００（人）／３
５００ （人））ＨＩｉ！４を形成する。
第２図（Ｃ）参照
（５）例えば、全体をアセトン中に’／ｌ ？Ｍするな
どして、フォト・レジスト膜３を溶解して除去すること
に依り、Ａ、 ｕ−Ｇ ｅ ／ Ａ ｕ ｎ’Ａ ４を
リフト・オフ法でパターニングし、ソース電極４Ｓ及び
ドレイン電極４Ｄを形成する。
どして、フォト・レジスト膜３を溶解して除去すること
に依り、Ａ、 ｕ−Ｇ ｅ ／ Ａ ｕ ｎ’Ａ ４を
リフト・オフ法でパターニングし、ソース電極４Ｓ及び
ドレイン電極４Ｄを形成する。
第２図（Ｄ）参照
（６） 通常のフォト・リソグラフィ技術に於けるレ
ジスト°プロセスを適用することに依り、ゲート電極形
成予定部分上に開口５Ａを有するフォト・レジスト膜５
を形成する。
ジスト°プロセスを適用することに依り、ゲート電極形
成予定部分上に開口５Ａを有するフォト・レジスト膜５
を形成する。
（７） ウェット・エツチング法或いはドライ・エツ
チング法とウニ、ト・エツチング法とを併用した方法を
適用することに依り、フォト・レジスト膜５をマスクと
して絶縁Ｎ２のエツチングを行い、開口２Ａを形成する
。
チング法とウニ、ト・エツチング法とを併用した方法を
適用することに依り、フォト・レジスト膜５をマスクと
して絶縁Ｎ２のエツチングを行い、開口２Ａを形成する
。
第２図（Ｅ）参照
（８）エツチング・ガスとしてＣＣＩ Ｚ Ｆ ２ ／
Ｈｅ混合ガスを用いた選択ドライ・エツチング法を適
用することに依り、フォト・レジスト膜５をマスクとし
てゲート電極形成用開口２人内に表出されている基板１
１の表面をエツチングしてリセスを形成する。
Ｈｅ混合ガスを用いた選択ドライ・エツチング法を適
用することに依り、フォト・レジスト膜５をマスクとし
てゲート電極形成用開口２人内に表出されている基板１
１の表面をエツチングしてリセスを形成する。
（９）再び蒸着法を適用することに依り、厚さ約４００
０〔人〕程度のアルミニウム（Ａβ）膜６を形成する。
０〔人〕程度のアルミニウム（Ａβ）膜６を形成する。
第２図（Ｆ）参照
０ω 再びアセトン中に浸漬し、フォト・レジスト膜５
を溶解して除去することに依り、Ａ２膜６をリフト・オ
フ法でパターニングし、ゲート電極６Ｇを形成する。
を溶解して除去することに依り、Ａ２膜６をリフト・オ
フ法でパターニングし、ゲート電極６Ｇを形成する。
前記従来技術に依れば、ソース電極４Ｓ及びドレイン電
橋４Ｄ間は比較的に精度良く形成することができるが、
ソース電極４Ｓとゲート電極６Ｇ間或いはゲート電極６
Ｇとドレイン電極４Ｄ間の距離は、ゲート電極６Ｇを形
成する為のマスク位置合わせの如何に依り、ずれを生じ
易いので位置合わせ余裕を大きく採る必要があり、従っ
て、それ等の距離を小さくして半導体装置を高密度化及
び高集積化することができない。
橋４Ｄ間は比較的に精度良く形成することができるが、
ソース電極４Ｓとゲート電極６Ｇ間或いはゲート電極６
Ｇとドレイン電極４Ｄ間の距離は、ゲート電極６Ｇを形
成する為のマスク位置合わせの如何に依り、ずれを生じ
易いので位置合わせ余裕を大きく採る必要があり、従っ
て、それ等の距離を小さくして半導体装置を高密度化及
び高集積化することができない。
本発明は、前記諸電極を全てセルフ・アライメント方式
で形成できるようにして、この種の半導体装置に於ける
高密度化及び高集積化を容易に達成することができるよ
うにする。
で形成できるようにして、この種の半導体装置に於ける
高密度化及び高集積化を容易に達成することができるよ
うにする。
本発明に依る電界効果型半導体装置の製造方法に於いて
は、半導体基板（例えばＧ ａ Ａ ｓ ／ Ａ ｌＧ
ａＡｓ系基板１１）表面に第１の絶縁膜（例えばシリコ
ン・オキシ・ナイトライド膜１２）を形成し、次いで、
チャネル領域上にステンシル構造（例えば第１のフォト
・レジスト膜１３及び第２のフォト・レジスト膜１４か
らなるステンシル構造）を形成し、次いで、該ステンシ
ル構造の上部（例えば第２のフォト・レジスト膜１４）
をマスクとして前記第１の絶縁膜をパターニングするこ
とに依り前記半導体基板のソース電極及びドレイン電極
形成予定部分を表出し、次いで、オーミック電極材料膜
（例えばＡｕ−Ｇｅ／Ａｕ膜１５）膜形５し、次いで、
前記入テンシル構造の下部（例えばフォト・レジスト膜
１３）をマスクとして第２の絶縁膜（例えば５ｉ０２膜
１６）を形成し、次いで、前記ステンシル構造を除去す
ることに依り前記オーミック電極材料膜をパターニング
してソース電極１５３及びドレイン電極１５Ｄを形成す
ると共に前記第２の絶縁膜に形成されているゲー］・電
極形成用開口１６Ａを表出し、次いで、前記第２の絶縁
膜をマスクとして前記第１の絶縁膜をパターニングする
ことに依り前記半導体基板のゲート電極形成予定部分を
表出し、次いで、ゲート電極材料＋１Ｑを形成してから
パターニングすることに依りゲート電極を形成するよう
にしている。
は、半導体基板（例えばＧ ａ Ａ ｓ ／ Ａ ｌＧ
ａＡｓ系基板１１）表面に第１の絶縁膜（例えばシリコ
ン・オキシ・ナイトライド膜１２）を形成し、次いで、
チャネル領域上にステンシル構造（例えば第１のフォト
・レジスト膜１３及び第２のフォト・レジスト膜１４か
らなるステンシル構造）を形成し、次いで、該ステンシ
ル構造の上部（例えば第２のフォト・レジスト膜１４）
をマスクとして前記第１の絶縁膜をパターニングするこ
とに依り前記半導体基板のソース電極及びドレイン電極
形成予定部分を表出し、次いで、オーミック電極材料膜
（例えばＡｕ−Ｇｅ／Ａｕ膜１５）膜形５し、次いで、
前記入テンシル構造の下部（例えばフォト・レジスト膜
１３）をマスクとして第２の絶縁膜（例えば５ｉ０２膜
１６）を形成し、次いで、前記ステンシル構造を除去す
ることに依り前記オーミック電極材料膜をパターニング
してソース電極１５３及びドレイン電極１５Ｄを形成す
ると共に前記第２の絶縁膜に形成されているゲー］・電
極形成用開口１６Ａを表出し、次いで、前記第２の絶縁
膜をマスクとして前記第１の絶縁膜をパターニングする
ことに依り前記半導体基板のゲート電極形成予定部分を
表出し、次いで、ゲート電極材料＋１Ｑを形成してから
パターニングすることに依りゲート電極を形成するよう
にしている。
前記手段に依ると、ソース電極及びドレイン電極及びゲ
ート電極のそれぞれ位置関係、チャネル領域などを全て
セルフ・アライメント方式で規制することができるので
、位置合わせ余裕を採る必要がなくなり、この種の電界
効果型半導体装置の高密度化及び高集積化に有効であり
、また、素子自体が高速化される。
ート電極のそれぞれ位置関係、チャネル領域などを全て
セルフ・アライメント方式で規制することができるので
、位置合わせ余裕を採る必要がなくなり、この種の電界
効果型半導体装置の高密度化及び高集積化に有効であり
、また、素子自体が高速化される。
第１図（Ａ）乃至（Ｈ）は本発明一実施例を解説する為
の工程要所に於ける電界効果型半導体装置の要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
の工程要所に於ける電界効果型半導体装置の要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
第１図（Ａ）参照
（１１プラズマＣＶＤ （ｐｌａｓｍａ ｃｈｅｍｉ
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法
を適用することに依り、例えばＨＥＭＴ用のＧ ａ Ａ
ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ系基板１１上にシリ
コン・オキシ・ナイトライド（ＳｉＮイ０．）膜１２を
厚さ約３５００ Ｃ人〕程度に成長させる。
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法
を適用することに依り、例えばＨＥＭＴ用のＧ ａ Ａ
ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ系基板１１上にシリ
コン・オキシ・ナイトライド（ＳｉＮイ０．）膜１２を
厚さ約３５００ Ｃ人〕程度に成長させる。
第１図（Ｂ）参照
（２）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、例えば電子ビーム
用レジストの一種であるポリオレフィンスルフォン系レ
ジスト（例えばＰＢＳ ｕＭｅａｄ社の商品名）からな
る第１のフォト・レジスト膜１３を厚さ約５０００ Ｃ
人〕程度に形成し、引き続きポジ型レジスト（例えばＡ
Ｚ１３５０：５ｈｉｐｌｅｙ社の商品名）からなる第２
のフォト・レジスト膜１４を厚さ約８０００〔人〕程度
に形成する。
ト・プロセスを適用することに依り、例えば電子ビーム
用レジストの一種であるポリオレフィンスルフォン系レ
ジスト（例えばＰＢＳ ｕＭｅａｄ社の商品名）からな
る第１のフォト・レジスト膜１３を厚さ約５０００ Ｃ
人〕程度に形成し、引き続きポジ型レジスト（例えばＡ
Ｚ１３５０：５ｈｉｐｌｅｙ社の商品名）からなる第２
のフォト・レジスト膜１４を厚さ約８０００〔人〕程度
に形成する。
（３）第２のフォト・レジスト膜１４の現像を行ってチ
ャネル領域を規定する形状にパターニングしてから、そ
の第２のフォト・レジスト膜１４をマスクにして第１の
フォト・レジスト膜１３のエツチングを行う。
ャネル領域を規定する形状にパターニングしてから、そ
の第２のフォト・レジスト膜１４をマスクにして第１の
フォト・レジスト膜１３のエツチングを行う。
−ところで、ポリオレフィンスルフォン系レジストはプ
ラズマ・エツチングに対する耐性が著しく低い。
ラズマ・エツチングに対する耐性が著しく低い。
従って、第１のフォト・レジスト膜１３のエツチングを
行う際、例えば０２ガスをエツチング・ガスとするプラ
ズマ・エツチング法を適用すると、図示されているよう
に、サイド・エツチングが行われ、第１のフォト・レジ
スト膜１３のパターンは第２のフォト・レジスト膜１４
のパターンに比較して小さくなり、所謂、ステンシル構
造になる。
行う際、例えば０２ガスをエツチング・ガスとするプラ
ズマ・エツチング法を適用すると、図示されているよう
に、サイド・エツチングが行われ、第１のフォト・レジ
スト膜１３のパターンは第２のフォト・レジスト膜１４
のパターンに比較して小さくなり、所謂、ステンシル構
造になる。
本実施例では、このステンシル構造を形成するのに、二
層のフォト・レジスト膜を用いているが、この外、単層
レジスト法、３層レジスト法など何れの方法を適用して
も良い。
層のフォト・レジスト膜を用いているが、この外、単層
レジスト法、３層レジスト法など何れの方法を適用して
も良い。
因に、単層レジスト法は、電子ビーム、遠紫外線などを
用い、一層のレジスト膜でオーバ・ハング構造を実現さ
せる技術であり、また、３層レジスト法は、第１層（下
層）目のレジスト層と第２層目（上層）のレジスト層と
の間に無機物などからなる中間層を挟む構成を利用する
ものである。
用い、一層のレジスト膜でオーバ・ハング構造を実現さ
せる技術であり、また、３層レジスト法は、第１層（下
層）目のレジスト層と第２層目（上層）のレジスト層と
の間に無機物などからなる中間層を挟む構成を利用する
ものである。
第１図ＣＧ’）参照
（４） 反応性イオン・エツチング（ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用す
ることに依り、第２のフォト・レジスト膜１４ （ステ
ンシル構造の上部）をマスクとしてシリコン・オキシ・
ナイトライド膜１２のパターニングを行い、基板１１に
於けるソース電極及びドレイン電極それぞれの形成予定
領域表面を表出させる。
ｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用す
ることに依り、第２のフォト・レジスト膜１４ （ステ
ンシル構造の上部）をマスクとしてシリコン・オキシ・
ナイトライド膜１２のパターニングを行い、基板１１に
於けるソース電極及びドレイン電極それぞれの形成予定
領域表面を表出させる。
この場合に於けるエツチング・ガスとしては、例えば、
ＣＨＦ３或いはＣ２Ｆ、などを用いることができ、勿論
、異方性となる。
ＣＨＦ３或いはＣ２Ｆ、などを用いることができ、勿論
、異方性となる。
第１図（Ｄ）参照
（５）蒸着法を適用することに依り、Ａｕ−Ｇｅ／Ａｕ
膜１５を厚さ約２００ 〔人） ／３５００〔人〕程度
に形成する。尚、この場合、蒸着の方向は基板ＩＩに対
して略垂直とする。
膜１５を厚さ約２００ 〔人） ／３５００〔人〕程度
に形成する。尚、この場合、蒸着の方向は基板ＩＩに対
して略垂直とする。
第１図（Ｅ）参照
（６） マグネトロン・スパッタ法を適用することに
依り、５ｈｏ２膜１６を厚さ約４０００ Ｃ人〕程度
に形成する。
依り、５ｈｏ２膜１６を厚さ約４０００ Ｃ人〕程度
に形成する。
第１図（Ｆ）参照
（７） フッ酸（ＨＦ水溶液）系エツチング液を用い
てＳｉ○ｚｔｌｌ１６のエツチングを行う。
てＳｉ○ｚｔｌｌ１６のエツチングを行う。
このエツチングは、ステンシル構造の側壁、特に下部の
側壁、即ち、第１のフォト・レジスト膜１３に於ける側
壁に被着されたＳｉＯ２膜１６全１６し、その側壁を表
出させることが狙いである。
側壁、即ち、第１のフォト・レジスト膜１３に於ける側
壁に被着されたＳｉＯ２膜１６全１６し、その側壁を表
出させることが狙いである。
（８）例えば、アセトン中に浸漬し、フォト・レジスト
膜１３などを溶解して除去する。
膜１３などを溶解して除去する。
これに依り、Ａｕ−Ｇｅ／Ａｕ膜１５は、所謂、リフト
・オフ法にてパターニングされ、ソース電極１５Ｓ及び
ドレイン電極１５Ｄが形成されると共にＳ ｉ０２膜１
６のゲート電極形成用開口１６Ａが表出される。
・オフ法にてパターニングされ、ソース電極１５Ｓ及び
ドレイン電極１５Ｄが形成されると共にＳ ｉ０２膜１
６のゲート電極形成用開口１６Ａが表出される。
第１図（Ｇ）参照
ｆ９１ ＣＦ ４ ／ ０２或いはＮＦ３などをエツ
チング・ガスとするＲＩＥ法を適用することに依り、Ｓ
ｉ Ｏ２膜１６をマスクとしてシリコン・オキシ・ナ
イトライド膜１２の異方性エツチングを行い、ゲート電
極形成用開口１２Ａを形成する。
チング・ガスとするＲＩＥ法を適用することに依り、Ｓ
ｉ Ｏ２膜１６をマスクとしてシリコン・オキシ・ナ
イトライド膜１２の異方性エツチングを行い、ゲート電
極形成用開口１２Ａを形成する。
第１図（Ｈ）参照
Ｃ０）エツチング・ガスをＣＣｆ２Ｆｚ／Ｈｅ混合ガス
とする選択ドライ・エツチング法を適用することに依り
、ゲート電極形成用開口１２Ａ内に表出されている基板
１１の表面をエツチングしてリセスＩＩＡを形成する。
とする選択ドライ・エツチング法を適用することに依り
、ゲート電極形成用開口１２Ａ内に表出されている基板
１１の表面をエツチングしてリセスＩＩＡを形成する。
αυ 蒸着法を適用することに依り、例えばＡｌｌ膜を
厚さ約７０００ Ｃ人〕程度に形成し、それを通常のフ
ォト・リソグラフィ技術にてパターニングしゲート電極
１７を形成する。
厚さ約７０００ Ｃ人〕程度に形成し、それを通常のフ
ォト・リソグラフィ技術にてパターニングしゲート電極
１７を形成する。
本発明に依る電界効果型半導体装置の製造方法では、チ
ャネル領域上にステンシル構造を形成して、そのステン
シル構造の上部をマスクとして利用することに依りソー
ス電極及びドレイン電極の位置を規定し、また、前記ス
テンシル構造の下部をマスクとして利用することに依り
ゲート電極の位置を規定するようにしている。
ャネル領域上にステンシル構造を形成して、そのステン
シル構造の上部をマスクとして利用することに依りソー
ス電極及びドレイン電極の位置を規定し、また、前記ス
テンシル構造の下部をマスクとして利用することに依り
ゲート電極の位置を規定するようにしている。
そのようにすることに依り、前記諸電極の位置関係及び
チャネル長は全てセルフ・アライメント方式で規定され
るから、ずれなどの発生を考慮して位置合わせ余裕など
を採る必要がなくなり、高密度化及び高集積化に有効で
あり、また、トランジスタ自体も高速化される。
チャネル長は全てセルフ・アライメント方式で規定され
るから、ずれなどの発生を考慮して位置合わせ余裕など
を採る必要がなくなり、高密度化及び高集積化に有効で
あり、また、トランジスタ自体も高速化される。
第１図（Ａ）乃至（Ｈ）は本発明一実施例を説明する為
の工程要所に於ける電界効果型半導体装置の要部切断側
面図、第２図（Ａ）乃至（Ｆ）は従来例を説明する為の
工程要所に於ける電界効果型半導体装置の要部切断側面
図をそれぞれ表している。 図に於いて、１１はＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ
ａ Ａ ｓ系基板、ＩＩＡはリセス、１２はシリコン・
オキシ・ナイトライド膜、１２Ａはゲート電極形成用開
口、１３は第１のフォト・レジスト膜、１４は第２のフ
ォト・レジスト膜、１５はＡｕ・Ｇ ｅ ／ Ａ ｕ膜
、１５Ｓはソース電極、１５Ｄはドレイン電極、１６は
Ｓ ｉ Ｏ２膜、１６Ａはゲート電極形成用開口、１７
はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − （Ａ） （Ｂ） 第１図 （Ｃ） （Ｄ） 第１図 （Ｅ） ＣＦ） 鋼１図 （Ｇ） （Ｈ） 要部切断側面図 （Ａ） （Ｂ） （Ｃ） （Ｄ） 第２図 （Ｅ） （Ｆ） 要部切断側面図 第２図
の工程要所に於ける電界効果型半導体装置の要部切断側
面図、第２図（Ａ）乃至（Ｆ）は従来例を説明する為の
工程要所に於ける電界効果型半導体装置の要部切断側面
図をそれぞれ表している。 図に於いて、１１はＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ
ａ Ａ ｓ系基板、ＩＩＡはリセス、１２はシリコン・
オキシ・ナイトライド膜、１２Ａはゲート電極形成用開
口、１３は第１のフォト・レジスト膜、１４は第２のフ
ォト・レジスト膜、１５はＡｕ・Ｇ ｅ ／ Ａ ｕ膜
、１５Ｓはソース電極、１５Ｄはドレイン電極、１６は
Ｓ ｉ Ｏ２膜、１６Ａはゲート電極形成用開口、１７
はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − （Ａ） （Ｂ） 第１図 （Ｃ） （Ｄ） 第１図 （Ｅ） ＣＦ） 鋼１図 （Ｇ） （Ｈ） 要部切断側面図 （Ａ） （Ｂ） （Ｃ） （Ｄ） 第２図 （Ｅ） （Ｆ） 要部切断側面図 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板表面に第１の絶縁膜を形成し、 次いで、チャネル領域上にステンシル構造を形成し、 次いで、該ステンシル構造の上部をマスクとして前記第
１の絶縁膜をパターニングすることに依り前記半導体基
板のソース電極及びドレイン電極形成予定部分を表出し
、 次いで、オーミック電極材料膜を形成し、 次いで、前記ステンシル構造の下部をマスクとして第２
の絶縁膜を形成し、 次いで、前記ステンシル構造を除去することに依り前記
オーミック電極材料膜をパターニングしてソース電極及
びドレイン電極を形成すると共に前記第２の絶縁膜に形
成されているゲート電極形成用開口を表出し、 次いで、前記第２の絶縁膜をマスクとして前記第１の絶
縁膜をパターニングすることに依り前記半導体基板のゲ
ート電極形成予定部分を表出し、次いで、ゲート電極材
料膜を形成してからパターニングすることに依りゲート
電極を形成する工程が含まれてなること を特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095485A JPS6242461A (ja) | 1985-08-20 | 1985-08-20 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095485A JPS6242461A (ja) | 1985-08-20 | 1985-08-20 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242461A true JPS6242461A (ja) | 1987-02-24 |
Family
ID=16092178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18095485A Pending JPS6242461A (ja) | 1985-08-20 | 1985-08-20 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 |
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1985
- 1985-08-20 JP JP18095485A patent/JPS6242461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 |
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