FR2691013A1 - Procédé de réalisation d'un transistor à effet de champ de puissance. - Google Patents

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Abstract

Un transistor à effet de champ de puissance, fonctionnant en hyperfréquences, concilie difficilement la tenue en tension et un fort courant. Ce procédé propose deux phases. Dans la première, une première gravure (12), ou "recess", dans la couche de prise de contact (3), règle par sa longueur L la tension d'avalanche VB K du transistor. Dans la deuxième phase, une deuxième gravure (17) est caractérisée dans la couche active (2), plus proche de la source (4) que du drain (5), et sa profondeur règle le courant. Application aux transistors hyperfréquences de puissance.

Description

PROCEDE DE REALISATION D'UN TRANSISTOR
A EFFET DE CHAMP DE PUISSANCE
La présente invention concerne un procédé de fabrication d'un transistor à effet de champ de forte puissance, à grand gain et fonctionnant en hyperfréquences. Ce transistor dispose d'une grille déposée dans le fond d'une gravure, en une position non symétrique par rapport à la source et au drain, de façon que les résistances d'accès R5 et RD soient différentes.
Ce procédé est applicable à tous les transistors à effet de champ, quel que soient leurs matériaux, mais il est plus spécialement dédié aux transistors de puissance sur matériaux du groupe 111-V , parmi lesquels GaAs et GaAlAs sont les plus fréquemment utilisés. De façon plus générale, ce procédé est applicable à tous les transistors possédant une couche active et une couche de contact (structure n/n +) et dont le canal est ajusté par "recess". On désigne par le terme "recess" un fossé ou dépression creusé par gravure dans les couches de surface de matériaux semiconducteurs, le plus souvent entre les métallisations de source et drain.
Pour obtenir ou augmenter la puissance contrôlée par un transistor, l'un des moyens connus consiste à utiliser une tension source-drain élevée. En raison des dimensions qui se comptent en micromètres, une tension élevée nécessite un "recess" large entre source et drain pour éviter le claquage entre ces deux électrodes, mais alors la résistance de source R5 augmente et le gain associé diminue. I1 est donc nécessaire d'obtenir des caractéristiques source - drain dissymétriques.
La notion de dissymétrie, au moins en caractéristiques sinon en structure, est en soi connue. On peut obtenir par exemple par une méthode d'évaporation côté source, avec une grille en épi, mais la dissymétrie n'est pas ajustable dans ce procédé. Une autre méthode repose sur l'utilisation de plusieurs résines de masquage et d'autoalignement, mais la réalisation de cette méthode n'est pas compatible avec une fabrication industrielle.
Deux autres méthodes, mises au point en vue de fabrications industrielles, sont décrites dans les demandes de brevets français nO 91 16377 du 31 décembre 1991 et nO 92 00748 du 24 janvier 1992 déposées par la Demanderesse. L'une des caractéristiques du procédé de la première demande citée est que la réalisation du "recess" de grille est séparée de celle du "recess" de drain, qui est effectué après dépôt de la métallisation de grille : la gravure des couches conductrices, côté drain, est pilotée dans le temps, et cette gravure nécessite que la grille soit en T -appelée aussi en champignon (mushroom gate) car la grille sert de masque pour l'ouverture du "recess" de drain.
Dans le procédé de la deuxième demande citée, des régions de dopages différenciés - pour que RS et RD soient différenciés - sont obtenues au moyen d'un masquage tri-couche, dont deux couches métalliques. Un masque en résine, recuit à haute température, permet la gravure de la grille puis sa surgravure, et l'implantation différenciée n' et n" des régions côtés source et drain - ce qui permet de régler séparément les résistances d'accès RS et RD - et enfin l'implantation n+ des caissons de source et de drain. La région sous la grille est implantée avant les masquages.
Le procédé selon l'invention tend vers une plus grande simplicité de fabrication, en prenant comme produit de départ un empilement de couches de matériaux semiconducteurs planes, depuis le substrat jusqu'à la couche de reprise de contact. Cette structure très simple est seulement munie de deux métallisations de source et drain, au niveau de chaque transistor. Dans cette structure, par des procédés classiques, on ouvre d'abord un premier "recess" dans la couche de contact, et la longueur de ce "recess" entre source et drain est fonction de la tension de claquage imposée, puisqu'il s'agit d'un transistor de puissance.
C'est donc la longueur de ce premier "recess" qui règle la tension d'avalanche VBK du transistor (BK = breakdown, en anglais). Puis, dans le fond de ce premier "recess", on ouvre ensuite un second "recess", dans une position dissymétrique, plus proche de la source que du drain. La profondeur de ce second "recess" dans la couche active règle l'intensité qui traverse le transistor. On a donc réglé séparément la tension et le courant du transistor de puissance.
De façon plus précise, l'invention concerne un procédé de réalisation d'un transistor à effet de champ de puissance, fonctionnant en hyperfréquences, et comportant, supportées par un substrat, au moins une couche semiconductrice active et une couche semiconductrice de prise de contacts ainsi que deux métallisations de source et de drain et une métallisation de grille, ce procédé étant caractérisé en ce qu'il comporte deux phases
- une première phase au cours de laquelle une première gravure, dite premier "recess", est effectuée dans la couche de prise de contacts, entre les métallisations de source et drain,
- une deuxième phase au cours de laquelle une deuxième gravure, dite deuxième "recess" est effectuée dans la couche active, à l'intérieur du premier "recess" et en position dissymétrique, plus proche de la métallisation de source que de la métallisation de drain, la métallisation de grille étant située dans le second "recess".
L'invention sera mieux comprise par la description suivante d'un exemple de réalisation, cette description s'appuyant sur les figures 1 à 10, jointes en annexe, qui sont toutes relatives à diverses étapes du procédé selon l'invention.
De façon à s'exprimer de façon plus simple et plus claire, l'invention sera exposée en s'appuyant sur l'exemple d'un transistor réalisé en matériaux III-V tels que GaAs, AlGaAs,
InGaAs..., mais cet exemple n'est nullement limitatif de la portée de l'invention, qui s'applique également aux transistors à effet de champ en silicium. L'important est que le transistor réalisé comporte au moins une couche de contact, sur laquelle sont déposées les métallisations de source et drain, et une couche active adjacente sous la couche de contact.
Le produit de départ est représenté en figure 1, qui ne donne, en coupe, que la fraction correspondant à un transistor dans une tranche ou rondelle (wafer, en anglais) de fabrication collective d'une pluralité de transistors.
La structure du futur transistor comporte au moins un substrat 1, une couche active 2 et une couche de prise de contacts 3. A titre d'exemple encore, le substrat est en GaAs semi isolant, la couche active en GaAs dopé n et la couche de contat en GaAs dopé n . D'autres couches ou détails de structure sont possibles, mais n'apportent rien à l'exposé de l'invention : par exemple il peut y avoir une ou plusieurs couches intermédiaires entre le substrat et la couche active, ou bien alors celle-ci peut être formée par une hétérojonction AlGaAs/GaAs, mais on la considérera cependant comme la couche active unique, ctest-à-dire celle qui est commandée par la grille.
Sur la couche de contact 3 sont déposées une métallisation de source 4 et une métallisation de drain 5, puis la surface de la structure est encapsulée par une première couche 6 de diélectrique tel que Si3N4. Les régions d'isolement latéral 7 et 8 symbolisent soit des caissons rendus isolants par bombardement, soit des mésas.
La structure représentée est obtenue par des opérations variées d'épitaxie, dopage, masquage et gravure qui sont connues et n'ont pas besoin d'être détaillées, d'autant plus que diverses méthodes concurrentielles peuvent donner le même résultat.
Le procédé selon l'invention comporte deux phases dans la première phase est gravé un premier "recess" qui contrôle la tension d'avalanche, et dans la deuxième phase est gravé un second "recess" qui contrôle le courant drain-source.
La première opération de la première phase, en figure 2, consiste à déposer sur la couche d'encapsulation 6 une couche de résine 9. Après exposition, la couche de résine est gravée pour en faire un premier masque qui présente en 10 une ouverture, située entre les régions de source et de drain du futur transistor. La longueur L de cette ouverture 10, est importante : elle commande la longueur L du premier "recess", en gravure dans la couche de contact 3, et cette longueur de premier "recess" règle à son tour la tension d'avalanche VBK du transistor de puissance en cours de fabrication.
Ce premier masque permet, en figure 3, la gravure, par exemple par gravure ionique réactive RIE, de la partie 11 de la couche d'encapsulation 6 mise à nu par l'ouverture 10.
Le matériau semiconducteur de la couche de contact 3 n'est plus protégé : en figure 4, il est gravé par un procédé de gravure sélective, chimique ou par plasma. Si la gravure est effectuée par voie humide, l'élimination de la couche de contact 3 est contrôlée par pilotage du courant drain-source. S'il y a présence d'un couple de matériaux à forte sélectivité (AlGaAs/GaAs) cette gravure est effectuée par voie sèche, par plasma. Ainsi est formé dans la couche de contact un premier "recess" 12, dont la longueur L règle la tension d'avalanche VBK du transistor.
A titre d'exemple, pour un transistor ayant une longueur de grille de 0,3 micromètre que l'on veut soumettre à une tension drain-source de 30 V, donc VBK > 30 V ce qui correspond à une distance de claquage de 1 micromètre, et si l'indétermination d'alignement est de 0,2 micromètre, la longueur
L est
L = 0,3 + 1 + 0,2 = 1,5 micromètre
Le premier masque est ensuite, en figure 5, supprimé par l'une parmi toutes les techniques connues de dissolution ou de plasma.
La séquence des opérations de la deuxième phase est tout à fait comparable à la séquence des opérations de la première phase.
En figure 6, une deuxième couche d'encapsulation 13, en dielectrique tel que Si3N4 est déposée sur toute la surface supérieure de la structure, c'est-à-dire sur ce qui reste de la couche de contact 3, sur les métallisations 4 et 5, et dans le premier "recess" 12.
Les opérations des figures 7 et 8 répètent celles des figures 2 et 3, c'est-à-dire
- enduction de résine 14,
- exposition et formation d'un second masque présentant une seconde ouverture en 15,
- gravure, par exemple par RIE, de la région 16 de la couche 13 de diélectrique mise à nu dans le fond de l'ouverture 15 du masque.
Toutefois, la position de l'ouverture 15 dans le second masque est dissymétrique, plus proche de la métallisation de source 4 que de la métallisation de drain 5, ce qui permet d'augmenter le gain du transistor. Bien entendu, la position de l'ouverture 15 est néanmoins comprise à l'intérieur des limites du premier "recess" 12. La longueur "1" de l'ouverture 15 est sensiblement égale à la longueur de la grille, mesurée selon la direction source-drain. Néanmoins, il existe de nombreux procédés de fabrications de grilles grâce auxquels on obtient des grilles de définition supérieure à celle du masque : par exemple définition sub-micronique obtenue avec un masqueur optique non sub-micronique.
En figure 9, le second "recess" 17 est creusé dans la couche active 2, à travers l'ouverture 15 du second masque, par voie chimique humide ou plasma sèche. La profondeur de l'attaque dans l'épaisseur de la couche active permet de régler le courant qui traverse le transistor, donc la transconductance Gm.
1l ne reste qu'à déposer une métallisation de grille
Schottky 18, par l'un des procédés connus.
La figure 10 représente une vue en coupe du transistor achevé, après que sa surface ait été "nettoyée" de la résine 14, puis gravure de la seconde couche encapsulante 13.
Eventuellement, afin de diminuer la résistance de grille, on peut procéder à un troisième masquage pour transformer la grille 18 en grille en Té ou en champignon (mushroom gate en anglais), mais cette étape n'est pas représentée car il existe de nombreuses variantes connues pour faire une grille champignon et cela sort du domaine de l'invention.
Le procédé selon l'invention a permis de réaliser des transistors hyperfréquences à haute puissance et gain élevé.
Pour un transistor en GaAs, dopé n = 4,5.1017 at. cm-3, muni d'une grille en Té de longueur
1G = 0,2 Eun et de faible résistance de grille RG < 80 S2./mm, nous avons mesuré - courant drain : ID = 450 mA/mm - transconductance : G M > 220 mS/mm - tension d'avalanche VBK ' 35 V - puissance : Pw > 1,2 W/mm
Ce procédé est précisé par les revendications suivantes.

Claims (3)

REVENDICATIONS
1. Procédé de réalisation d'un transistor à effet de champ de puissance, fonctionnant en hyperfréquences, et comportant, supportées par un substrat (1), au moins une couche semiconductrice active (2) et une couche semiconductrice de prise de contacts (3) ainsi que deux métallisations de source (4) et de drain (5) et une métallisation de grille (18), ce procédé étant caractérisé en ce qu'il comporte deux phases - une première phase au cours de laquelle une première gravure (12), dite premier "recess", est effectuée dans la couche (3) de prise de contacts, entre les métallisations de source (4) et drain (5), - une deuxième phase au cours de laquelle une deuxième gravure (17), dite deuxième "recess", est effectuée dans la couche active (2), à l'intérieur du premier "recess" (12) et en position dissymétrique, plus proche de la métallisation de source (4) que de la métallisation de drain (5), la métallisation de grille (18) étant située dans le second "recess" (17).
2. Procédé de réalisation d'un transistor à effet de champ selon la revendication 1, caractérisé en ce que - le premier "recess" (12) règle, par sa longueur L, la tension d'avalanche VBK du transistor, - le second "recess" (17) règle, par sa profondeur dans la couche active (2), le courant IDS qui traverse le transistor.
3. Procédé de réalisation d'un transistor à effet de champ selon la revendication 1, caractérisé en ce que, à partir d'une structure comportant déjà un substrat (1), au moins une couche active (2) et une couche de prise de contact (3) ainsi que deux métallisations de source (4) et de drain (5), il comporte les deux phases suivantes 1/ - creusement du premier "recess"
- dépôt d'une couche de diélectrique (6) sur la face supérieure de la structure,
- dépôt d'une couche de résine (9), masquage et ouverture du masque (10) à l'emplacement du premier "recess", symétrique entre source et drain,
- gravure de la couche de diélectrique à l'emplacement (11) de l'ouverture du masque (10),
- gravure du premier "recess" (12),
- dissolution du masque de résine (9) et de diélectrique (6).
2/ - creusement du second "recess" (17), par une suite d'opérations identiques à celles de la première phase de creusement du premier "recess", à à l'exception de la position du second "recess" (17), plus proche de la source (4) que du drain (5), et d'une longueur (1) égale à la longueur de la grille, ces deux phases étant achevées par le dépôt dans le second "recess" (17) d'une métallisation de grille (18).
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