JPH03145140A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH03145140A JPH03145140A JP28393589A JP28393589A JPH03145140A JP H03145140 A JPH03145140 A JP H03145140A JP 28393589 A JP28393589 A JP 28393589A JP 28393589 A JP28393589 A JP 28393589A JP H03145140 A JPH03145140 A JP H03145140A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は化合物半導体電界効果トランジスタおよび化合
物半導体電界効果トランジスタを含むＭＭ工Ｃ（Ｍｏｎ
ｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）などの化
合物半導体装置の製造方法に関する。
物半導体電界効果トランジスタを含むＭＭ工Ｃ（Ｍｏｎ
ｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）などの化
合物半導体装置の製造方法に関する。
（従来の技術）
化合物半導体電界効果トランジスタ（以下、ＦＥＴと略
称する）、特に電力用ＦＥＴではドレイン耐圧を向上さ
せるためゲート電極近傍を穿ってリセス形状とする構造
が一般に知られている。加えて、高周波特性をより向上
させるためには素子寄生抵抗を可能な限り小さくするこ
とが望しく、このために例えばリセス内に形成するゲー
ト電極をソース電極側に寄せた、いわゆるリセ入内オフ
セットゲート電極構造等の工夫を行なっている。以下、
リセ入内オフセットゲート電極構造を有するＦＥＴの従
来の製造方法を図を用いて説明する。
称する）、特に電力用ＦＥＴではドレイン耐圧を向上さ
せるためゲート電極近傍を穿ってリセス形状とする構造
が一般に知られている。加えて、高周波特性をより向上
させるためには素子寄生抵抗を可能な限り小さくするこ
とが望しく、このために例えばリセス内に形成するゲー
ト電極をソース電極側に寄せた、いわゆるリセ入内オフ
セットゲート電極構造等の工夫を行なっている。以下、
リセ入内オフセットゲート電極構造を有するＦＥＴの従
来の製造方法を図を用いて説明する。
第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法に
おけるリセ入内オフセットゲート電極形成工程を模式的
に示す断面図である。
おけるリセ入内オフセットゲート電極形成工程を模式的
に示す断面図である。
まず、ＧａＡｓ半導体基板１０１ヒにＥＢ （Ｅｌｅｃ
ｔｒｏｎＢｅａｍ）露光用フォトレジスト層１０２を形
威した後フォトレジスト層１０２のゲート電極形成予定
領域１０３をＥＢで露・光させる（第２図（ａ））。続
いて最初とは異なるドーズ量で第２図（ｂ）に示す如く
フォトレジスト層１０２におけるゲート電極形成予定領
域１０３に隣接する特定領域１０４にＥＢ露光を施す。
ｔｒｏｎＢｅａｍ）露光用フォトレジスト層１０２を形
威した後フォトレジスト層１０２のゲート電極形成予定
領域１０３をＥＢで露・光させる（第２図（ａ））。続
いて最初とは異なるドーズ量で第２図（ｂ）に示す如く
フォトレジスト層１０２におけるゲート電極形成予定領
域１０３に隣接する特定領域１０４にＥＢ露光を施す。
この後、フォトレジスト層１０２のＥＢ露光された領域
１０３．１０４に現像を施して開口部１０５を形成する
。続いてこのフォトレジスト層の開口部１０５よりＧａ
Ａｓ半導体基板１０１ を所望量エツチングを施してリ
セス１０６を形成する（第２図（ｃ））。
１０３．１０４に現像を施して開口部１０５を形成する
。続いてこのフォトレジスト層の開口部１０５よりＧａ
Ａｓ半導体基板１０１ を所望量エツチングを施してリ
セス１０６を形成する（第２図（ｃ））。
次に、ゲート電極形成用の金属層１０７を真空蒸着しく
第２図（ｄ））、リフトオフによってＧａＡｓ半導体基
板１０１のリセス１０６内に蒸着した前記金属層１０７
の一部に１０７８を残し、フォトレジスト層１０２上の
前記金属層１０７ｂを除去し、ゲート電極１０７ａを形
成する（第２図（ｅ））。
第２図（ｄ））、リフトオフによってＧａＡｓ半導体基
板１０１のリセス１０６内に蒸着した前記金属層１０７
の一部に１０７８を残し、フォトレジスト層１０２上の
前記金属層１０７ｂを除去し、ゲート電極１０７ａを形
成する（第２図（ｅ））。
（発明が解決しようとする課題）
叙上の如く、従来の技術では２回に分けてＥＢ震光を行
うことにより、第２図（Ｃ）に示すフォトレジスト開口
部を形成している。この開口部の形状がリセス幅及びリ
セス内オフセットゲー１〜電極の位置を決定する。とこ
ろが、このような開口部を安定に形成するには高精度の
位置合せを必要とするが、ＥＢ描画装置の合せ精度は約
±０．２．であり、リセス幅及びゲート電極の位置のバ
ラツキの発生は免れない。特に、電力用ＦＥＴでは多数
本のゲート電極を有しており、上記寸法のばらつきは特
性劣化に結びつくことになる。
うことにより、第２図（Ｃ）に示すフォトレジスト開口
部を形成している。この開口部の形状がリセス幅及びリ
セス内オフセットゲー１〜電極の位置を決定する。とこ
ろが、このような開口部を安定に形成するには高精度の
位置合せを必要とするが、ＥＢ描画装置の合せ精度は約
±０．２．であり、リセス幅及びゲート電極の位置のバ
ラツキの発生は免れない。特に、電力用ＦＥＴでは多数
本のゲート電極を有しており、上記寸法のばらつきは特
性劣化に結びつくことになる。
本発明は、リセス幅およびリセス内オフセットゲート電
極の位置を精度良く形成できる半導体装置の製造方法を
提供することを目的とする。
極の位置を精度良く形成できる半導体装置の製造方法を
提供することを目的とする。
（課題を解決するための手段）
本発明にかかる化合物半導体装置の製造方法は、ソース
・ドレイン電極が形威された化合物半導体基板上に酸化
膜を形成する工程と、前記酸化膜上に第１のフォトレジ
スト層を被着形成したのち前記ソース・ドレイン電極間
の第１のフォトレジスト層に隣り合う三つの開口部を形
威する工程と、前記開口部に露出した前記酸化膜をエツ
チング除去する工程と、全面に第２のフォトレジスト層
を被着形成したのち前記開口部の中央に位置する開口部
に合わせてこの第２のフォトレジスト層に開口部を形成
する工程と、前記第２のフォトレジスト層の開口部に露
出した前記酸化膜をエツチング除去したのちこの酸化膜
の除去部に露出した半導体基板にエツチングを施しリセ
スを形成する工程と、前記化合物半導体基板に電極金属
を被着したのちリフトオフによりゲート電極を形成する
工程を含むことを特徴とする。
・ドレイン電極が形威された化合物半導体基板上に酸化
膜を形成する工程と、前記酸化膜上に第１のフォトレジ
スト層を被着形成したのち前記ソース・ドレイン電極間
の第１のフォトレジスト層に隣り合う三つの開口部を形
威する工程と、前記開口部に露出した前記酸化膜をエツ
チング除去する工程と、全面に第２のフォトレジスト層
を被着形成したのち前記開口部の中央に位置する開口部
に合わせてこの第２のフォトレジスト層に開口部を形成
する工程と、前記第２のフォトレジスト層の開口部に露
出した前記酸化膜をエツチング除去したのちこの酸化膜
の除去部に露出した半導体基板にエツチングを施しリセ
スを形成する工程と、前記化合物半導体基板に電極金属
を被着したのちリフトオフによりゲート電極を形成する
工程を含むことを特徴とする。
（作 用）
本発明ではリセス幅およびリセス内オフセット電極の位
置は酸化膜上に形成する三つのフォトレジスト開口部の
位置により決定される。すなわち、中央の開口部の位置
がリセス内オフセットゲート電極の位置を、また、両側
の開口部の間隔がリセス幅を各々決定する。
置は酸化膜上に形成する三つのフォトレジスト開口部の
位置により決定される。すなわち、中央の開口部の位置
がリセス内オフセットゲート電極の位置を、また、両側
の開口部の間隔がリセス幅を各々決定する。
上記開口部は同一のマスクで露光したフォトレジスト層
を利用するため、所望のリセス幅およびリセス内オフセ
ットゲート電極の位置を精度良く設定できる。
を利用するため、所望のリセス幅およびリセス内オフセ
ットゲート電極の位置を精度良く設定できる。
（実施例）
以下、本発明の半導体装置の製造方法にかかる一実施例
につき図面を参照して説明する。
につき図面を参照して説明する。
まず、ＧａＡｓ基板上１０１上にＣＶＤ酸化膜（化学気
相成長による酸化膜）１１を形威し、このＣＶＯ酸化膜
１１上にフォトレジスト層１２を被着したのち、隣り合
う三つの開口部１２ａ、 １２ｂ、 １２ｃを形成する
（第１図（ａ））。この際に中央の開口部１２ｂの幅が
ゲート長を１両側の開口部１２ａ、 １２ｃの間隔がリ
セス幅を、また１両側の開口部１２ａ、 １２ｃに対す
る中央の開口部１２ｂの位置がリセス内オフセットゲー
トの位置を決定するようにマスク設計を行う。
相成長による酸化膜）１１を形威し、このＣＶＯ酸化膜
１１上にフォトレジスト層１２を被着したのち、隣り合
う三つの開口部１２ａ、 １２ｂ、 １２ｃを形成する
（第１図（ａ））。この際に中央の開口部１２ｂの幅が
ゲート長を１両側の開口部１２ａ、 １２ｃの間隔がリ
セス幅を、また１両側の開口部１２ａ、 １２ｃに対す
る中央の開口部１２ｂの位置がリセス内オフセットゲー
トの位置を決定するようにマスク設計を行う。
次に三つの開口部を有する第１のフォトレジストｒｆ１
１２をマスクにしてＣＨＦ、ガスでＲＩＥ（リアクティ
ブイオンエツチング）を行い、ＧａＡｓ基板１０１に達
するまで垂直にエツチングを施し、三つの開孔１１ａ。
１２をマスクにしてＣＨＦ、ガスでＲＩＥ（リアクティ
ブイオンエツチング）を行い、ＧａＡｓ基板１０１に達
するまで垂直にエツチングを施し、三つの開孔１１ａ。
１１ｔ＋、 ｌｌｃを設ける（第１図（ｂ））。
続いて第２のフォトレジスト層１３を被着したのち、中
央の開孔１１ｂのみを残すようにパターンニングを施す
（第１図（Ｃ））。このとき、第２のフォトレジスト層
１３としては、その露光、現像の際に第１のフォトレジ
スト層１２のパターンを崩さないものを選ぶ０例えば、
選択的に現像可能なように第１のフォトレジスト層１２
にマイクロポジット２４００ （商品名ニジプレイ社製
）を、第２のフォトレジスト層１３にＡＺ−１３５０（
商品名：ヘキスト社製）を選定して実現できる。
央の開孔１１ｂのみを残すようにパターンニングを施す
（第１図（Ｃ））。このとき、第２のフォトレジスト層
１３としては、その露光、現像の際に第１のフォトレジ
スト層１２のパターンを崩さないものを選ぶ０例えば、
選択的に現像可能なように第１のフォトレジスト層１２
にマイクロポジット２４００ （商品名ニジプレイ社製
）を、第２のフォトレジスト層１３にＡＺ−１３５０（
商品名：ヘキスト社製）を選定して実現できる。
次いで前記第１のフォトレジスト層１２及び第２のフォ
トレジスト１３層の開口部２３より酸化膜１１をＮ１（
４Ｆ液よってエツチングを施す（第１図（ｄ））。この
際に、酸化膜Ｕのサイドエツチングは前記第２のフォト
レジスト層１３により規制される。
トレジスト１３層の開口部２３より酸化膜１１をＮ１（
４Ｆ液よってエツチングを施す（第１図（ｄ））。この
際に、酸化膜Ｕのサイドエツチングは前記第２のフォト
レジスト層１３により規制される。
次に、前記開口部２３よりＧａＡｓ基板１０１に燐酸系
エッチャント（）Ｉ、ＰＯ，： ）！、０２ ： Ｈ，
Ｏ＝ ３ ： ｌ ： ５０）を用いてエツチングを施
すことにより、所望のりセス幅を有するリセス１４が形
成される（第１図（ｅ））。
エッチャント（）Ｉ、ＰＯ，： ）！、０２ ： Ｈ，
Ｏ＝ ３ ： ｌ ： ５０）を用いてエツチングを施
すことにより、所望のりセス幅を有するリセス１４が形
成される（第１図（ｅ））。
その後、ゲート電極金属１５を真空蒸着法により被着す
る（第１図（ｆ））。さらに、このゲート電極金属１５
にリフトオフを施すことによりリセス１４に被着した一
部のゲート電極金ｐＪ４１５がゲート電極１５Ｇとして
残され、ゲート電極金属１５の他の部分は第１および第
２のフォトレジストＮ１２．１３とともに除去される（
第１図（ｇ））。
る（第１図（ｆ））。さらに、このゲート電極金属１５
にリフトオフを施すことによりリセス１４に被着した一
部のゲート電極金ｐＪ４１５がゲート電極１５Ｇとして
残され、ゲート電極金属１５の他の部分は第１および第
２のフォトレジストＮ１２．１３とともに除去される（
第１図（ｇ））。
上記実施例に示したように本発明の半導体装置の製造方
法を適用して形成されたＧａＡｓ ＦＥＴにおいて、リ
セス幅、リセス内オフセットゲートの位置は同一マスク
で規定されるフォトレジスト層１２の開口部により決定
され、これらの寸法を精度良く形成できる。
法を適用して形成されたＧａＡｓ ＦＥＴにおいて、リ
セス幅、リセス内オフセットゲートの位置は同一マスク
で規定されるフォトレジスト層１２の開口部により決定
され、これらの寸法を精度良く形成できる。
以上述べたように本発明によれば、リセス幅及びリセス
内オフセットゲート電極の位置を精度良く容易に形成で
き、半導体装置の製造に顕著な効果がある。
内オフセットゲート電極の位置を精度良く容易に形成で
き、半導体装置の製造に顕著な効果がある。
第１図（ａ）〜（ｇ）は本発明にかかる半導体装置の製
造方法の一実施例を工程順に示すいずれも断面図、第２
図（ａ）〜（６）は従来の半導体装置の製造方法を工程
順に示すいずれも断面図である。 １０１・・・ＧａＡｓ半導体基板、 １１・・・ＣＶＤ酸化膜、 １１ａ、 ｌｌｂ、 １ｌｃ−ＣＶＤ酸化膜の開孔。 １２・・・第１のフォトレジスト層、 １２ａ、 １２ｂ、 １２ｃ・・・第１のフォトレジス
ト層の関口、１３・・・第２のフォトレジスト層、１４
・・・リセス、１５Ｇ・・・ゲート電極。
造方法の一実施例を工程順に示すいずれも断面図、第２
図（ａ）〜（６）は従来の半導体装置の製造方法を工程
順に示すいずれも断面図である。 １０１・・・ＧａＡｓ半導体基板、 １１・・・ＣＶＤ酸化膜、 １１ａ、 ｌｌｂ、 １ｌｃ−ＣＶＤ酸化膜の開孔。 １２・・・第１のフォトレジスト層、 １２ａ、 １２ｂ、 １２ｃ・・・第１のフォトレジス
ト層の関口、１３・・・第２のフォトレジスト層、１４
・・・リセス、１５Ｇ・・・ゲート電極。
Claims (1)
- ソース・ドレイン電極が形成された化合物半導体基板
上に酸化膜を形成する工程と、前記酸化膜上に第１のフ
ォトレジスト層を被着形成したのち前記ソース・ドレイ
ン電極間の第１のフォトレジスト層に隣り合う三つの開
口部を形成する工程と、前記開口部に露出した前記酸化
膜をエッチング除去する工程と、全面に第２のフォトレ
ジスト層を被着形成したのち前記開口部の中央に位置す
る開口部に合わせてこの第２のフォトレジスト層に開口
部を形成する工程と、前記第２のフォトレジスト層の開
口部に露出した前記酸化膜をエッチング除去したのちこ
の酸化膜の除去部に露出した半導体基板にエッチングを
施しリセスを形成する工程と、前記化合物半導体基板に
電極金属を被着したのちリフトオフによりゲート電極を
形成する工程を含む化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393589A JPH03145140A (ja) | 1989-10-31 | 1989-10-31 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393589A JPH03145140A (ja) | 1989-10-31 | 1989-10-31 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145140A true JPH03145140A (ja) | 1991-06-20 |
Family
ID=17672124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28393589A Pending JPH03145140A (ja) | 1989-10-31 | 1989-10-31 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500381A (en) * | 1994-03-30 | 1996-03-19 | Nec Corporation | Fabrication method of field-effect transistor |
| WO2022208592A1 (ja) * | 2021-03-29 | 2022-10-06 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
-
1989
- 1989-10-31 JP JP28393589A patent/JPH03145140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500381A (en) * | 1994-03-30 | 1996-03-19 | Nec Corporation | Fabrication method of field-effect transistor |
| WO2022208592A1 (ja) * | 2021-03-29 | 2022-10-06 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
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