JPH0321077A - ゲート電極の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、電界効果型トランジスタ（以下、ＦＥＴと略
す）のゲート電極、特にゲート長が短く、かつ、断面積
の大きいＴ型ゲートと呼ばれるゲト電極の形或方法に関
するものである。

〔従来の技術］ 高周波用ＦＥＴは、その高周波特性の向上（例えば、高
周波利得、雑音指数の向上）のため、ゲト長の短縮およ
びゲート抵抗の低減が必要とされる。このため、断面形
状として、ゲート長（すなわち、ゲート電極の半導体上
に接する部分の長さ）が短く、ゲート電極上部（すなわ
ち、ゲート電極の半導体に接していない部分）が膨らん
でいる、Ｔ型の断面形状を有するゲート電極を形成する
方法が、種々検討されている。

従来、Ｔ型断面形状を有するゲート電極は、以下、第２
図を用いて説明する方法によって形成されていた。

基板１上にゲート電極に対応する開口部を有する第１の
レジスト膜２を形成する。（第２図（ａ））次に、全面
にゲート金属３を被着する。（第２図（ｂ））そして、
第２のレジスト膜４を第１のレジスト膜２の開口部上に
、それよりも若干広い幅となるようにゲート金属３上に
パターニングする。（第２図（Ｃ））このパターニング
した第２のレジスト膜４をマスクとしてゲート金属３を
エッチングすることにより、Ｔ型の断面形状を有するゲ
ート電極が形成される。　（第２図（ｄ））そして、第
１のレジスト膜２と第２のレジスト膜４を除去する。（
第２図（ｅ）） 〔発明が解決しようとする課題］ しかし、上記の従来の方法では、第２のレジスト膜４を
第１のレジスト膜２の開口部の位置に合わせてパターニ
ングするための高精度の重ね合わせ技術が必要とされる
。通常用いられている縮小投影露光装置の重ね合わせ精
度は±０．３μｍ程度であり、また、高周波ＦＥＴのゲ
ート長は０．５μｍ程度である。そのため、第２のレジ
スト膜４のパターニングと、第１のレジスト膜２の開口
部にかなりのずれを生じる。そして、第３図に示すよう
な左右非対称な断面形状のゲート電極が形威される。こ
の場合、半導体基板からゲー１・電極が離れやすくなり
、ＦＥＴの歩留りが悪化する。

とくに、ゲート幅が数ｍｍに達するアナログ、高出ノＪ
ＦＥＴの場合、この悪化は顕著である。

また、ゲート電極の離れを起こさない場合においても、
ゲート金属３′の張り出した部分と基板との間で電気的
容量が増大するため、ゲート・ソス容量の増大をまねき
、ＦＥＴの高周波特性が劣化する。

一方、このようなゲート電極の離れを防止するために、
第２図の第１のレジスト膜２に相当する絶縁層を残し、
機械的強度を補強することも可能である。しかしこの場
合は、ゲート・基板間に何らかの絶縁層が存在するため
、ゲート・ソース容量の増大をまねき、ＦＥＴの高周波
特性が劣化するという問題を生じる。

本発明は、上記の欠点を解決したもので、本発明の目的
はパターンの重ね合わせが不要なＴ型形状のゲート電極
の作或方法を提供することにある。

［課題を解決するための手段および作用］本発明は、パ
ターンの重ね合わせを行うことなく、ゲート電極用の金
属膜上に形成されるくぼみを利用することにより、開口
部に自己整合するマスクを形成できるとの着想に基づい
たものである。

３ ４ ？発明のゲート電極の作或方法は、半導体基板上にテー
パ状の開口部を有する第１の薄膜を形成する工程、該第
１の薄膜上および開口部上にゲート電極用の金属膜を形
成する工程、該金属膜上に平坦な表面を有する第２の薄
膜を形或する工程、該第２の薄膜の厚みを均一に除去す
ることで前記開口部上に対応する部分に該第２の薄膜を
残す工程と、残された前記第２の薄膜をマスクとして前
記金属膜をエッチングする工程を順次行うことを要旨と
するものである。

なお、第４図に示すように前記金属膜上にくぼみを形或
するためには、前記開口部側面」二の金属膜の厚さｄ′
が　ｗ）２ｄ’ｓｉｎ■　　の関係を満たすことが望ま
しい。ここで、Ｗは開口部の半導体基板側の幅、０は開
口部側面と半導体基板面とがなす角度である。開口部側
面上の金属膜の厚さｄ′は、該側面から垂直方向に測っ
た厚さであり、通常第１の薄膜２上に形成される金属膜
３の厚さｄよりも小さい。開口部はテーパ状であること
から、０はＯ度以１９０度未満であるが、通常は７０度
以上８０度以下が望ましい。

〔実施例］ 本発明の一実施例としてゲート長０．５μｍのゲート電
極形成方法を、第１図（ａ）〜（ｆ）を用いて以下に説
明する。

ＧａＡｓ半導体単結晶からなる基板１上に０．３μｍ程
度の膜厚を有するボジ型の第１のレジスト膜２を形成し
、通常のフォトリソグラフィ法により開口部（０．５μ
ｍ巾）をパターンニングする。（第１図（ａ））この開
口部は、第１のレジスト膜２の材質および露光条件を適
切に設定することにより、テーパ状としている。テーパ
状とは、基板１に接している下部開口部の幅よりも反対
側の上部開口部の幅の方が広い形状である。本実施例で
は、下部開口部の幅は０．５μｍであり、」二部開口部
の幅は、０．８〜０，９μｍである。

そして、第１のレジスト模２および開口部」二にＡＱか
らなるゲート金属３を真空蒸着法により０．２μｍ程度
の厚さに被着させる。そして、開口部上のゲート金属３
の表面にくぼみが形成される。

（第１図（ｂ）） 次に、ゲート金属３の表面に、ｌμｍ程度の膜厚の第２
のレジスト膜４をその表面が平坦になるように塗布する
。（第１図（Ｃ））この場合、第２のレジスト膜４は、
開口部のくぼみ上では厚く、それ以外では相対的に薄く
なっている。第２のレジスト膜４は、その表面が充分に
平坦化される厚さ、通常は第１のレジスト膜２の厚さの
２〜４倍の厚さに設定することが必要である。

そして、開口部上以外においてゲート金属３が露出する
まで、０２プラズマ等のドライエッチングにより前記第
２のレジスト膜４を除去する。

（第１図（ｄ））このエッチングにおいて、ゲト金属３
のくぼみ上に残された第２のレシスト膜４′の効果的な
形成のためには、エッチングの終了点の検出が重要であ
る。エッチングの終点は、レーザ干渉膜厚計により、エ
ッチング時に開口部以外の第２のレジスト膜の厚さをモ
ニタすることにより検出する。また、この終点は、ゲー
ト金属３がエッチングされ始めたことをモニタすること
によっても検出できる。

次に、くぼみに残された第２のレジスト膜４′をマスク
として、ゲート金属３をドライエッチングする。これに
より、開口部上以外のゲート金属３が除去される。（第
１図（ｅ））この工程でのドライエッチングの条件とし
ては、マスクとする第２のレジスト膜４′とゲート金属
３とのエッチング選択性が高くなるようにすることが必
要である。本実施例では、ＣＣＱ４を用いてＡＱゲート
金属をエッチングしている。

最後に、第１のレジスト膜２および残された第２のレジ
スト膜４′を除去すると、左右対称なＴ型の断面形状を
有するゲート電極を得ることができる。（第１図（ｆ）
）ＦＥＴを作或する場合は、ゲート電極の作成後にソー
ス、ドレイン電極用のオーミック電極を通常の工程によ
り作成する。

本実施例の第１のレジスト膜２をＳ１０２、Ｓｉ，Ｎ４
等の絶縁膜に変更しても、同様のゲート電極の形威を行
うことができる。ただし、ゲート電極を形或後にこれら
の絶縁膜を除去しない場合は、７ー ８ ゲート・ソース容量が増加する。

本実施例の第２のレジスト膜４は、前記ゲート金属３の
くぼみの部分を平坦化するために十分な膜厚を有する膜
であればよく、例えば、スピン・オン・グラス、Ｓ１０
２、ＳｉａＮ４等の絶縁膜を用いても、同様のゲート電
極の形成を行うことができる。ただし、この場合、前記
０２プラズマの代わりにＣＦ４プラズマ等ハロゲンを含
むガスプラズマを用いてドライエッチングを行わなけれ
ばならない。また、ゲート金属３のドライエッチング時
に、これらの絶縁膜がマスクとして有効に作用するため
には、これら第２のレジスト膜に代る絶縁膜の材質をエ
ッチング選択性の点から設定することも必要である。

〔発明の効果］ 以上説明したように、本発明のゲート電極の作威方法は
、半導体基板」二にテーパ状の開口部を有する第１の薄
膜を形成する工程、該第１の薄膜上および開口部上にゲ
ート電極用の金属膜を形成する工程、該金属膜」二に平
坦な表面を有する第２　（７）薄膜を形成する工程、該
第２の薄膜の厚みを均一に除去することで前記開口部上
に対応する部分に該第２の薄膜を残す工程と、残された
該第２の薄膜をマスクとして前記金属膜をエッチングす
る工程を順次行うことを要旨とするものである。したが
って、パターンの重ね合わせ精度によらず、Ｔ型ゲート
を自己整合的に形威することができるため、ゲート電極
の半導体基板からの離れが起こらず、ＦＥＴの歩留まり
が向」ニする。また、パタニングの工程が一段階のみで
あり、工程が単純化できる。加えて、ゲート・ソース間
の電気容量を低減することができるため、ＦＥＴの高周
波特性が向上するという効果を生ずるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の一実施例を示す断面図
である。図中１は基板、２は第１のレジスｌ・膜、３は
ゲート金属、４および４′は第２のレジスト膜を示す。 第２図（ａ）〜（ｅ）は従来の技術の工程を示す断面図
である。図中１は基板、２は第１のレジスト膜、３はゲ
ート金属、４は第２のレジスト膜を示す。 第３図は、従来技術においてパターニングにずれが生じ
た場合のゲート形状を示す断面図である。 図中１′は基板、３′はゲート金属を表す。 第４図は、本発明を説明するための断面図である。図中
１は基板、２は第１の薄膜、３は金属層を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板上にテーパ状の開口部を有する第１の薄膜を
   形成する工程、該第１の薄膜上および開口部上にゲート
   電極用の金属膜を形成する工程、該金属膜上に平坦な表
   面を有する第２の薄膜を形成する工程、該第２の薄膜の
   厚みを均一に除去することで前記開口部上に対応する部
   分に該第２の薄膜を残す工程と、残された該第２の薄膜
   をマスクとして前記金属膜をエッチングする工程を順次
   行うことを特徴とするゲート電極の形成方法。