JPS63198376A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分腎〕 この発明は、半導体装置の製造方法に係り、特にリセス
を有するＧａＡｓＦＥＴのゲート電極の形成方法に関す
るものである。

〔従来の技術〕

第２図〜第４図を用いて従来の方法にょろりセス構造を
有するＧａＡｓＦＥＴのゲート電極の形成方法を説明す
る。

第２図は従来の方法で作製された半導体装置の断面図で
ある。この図において、１は半絶縁性ＧａＡｓ基板（以
下ＧａＡｓ基板という）、２は前記ＧａＡｓ基板１上に
形成された活性層、３，４ｃよソースおよびドレイン電
極、６はフォトレジスト、７はリセス、８はゲート電極
、８′はフォトレジスト６ 次に、この製造方法を第３図（ａ）、（ｂ）について説
明する。

まず、ＧａＡｓ基板１上に活性層２を形成し、この活性
層２上にソースおよびドレイン電極３および４を形成し
た後、全面にフォトレジス１−６を形成し、このフォト
レジスト６を所定のパターンにバターニングし、このレ
ジストパターンをマスクとしてゲート形成領域の活性層
２を所望の深さだけエツチングし、いわゆるリセス７を
形成する。

その後、ゲート金属８′を蒸着する（第３図（ａ））。

その後、リフトオフ法、すなわちアセトン等の有機溶媒
でフォトレジスト６ ト６上の不要のゲート金属８′を除去することによりリ
セス７内にセルファラインでゲート電極８が形成される
（第３図（ｂ））。

第４図（ａ）、（ｂ）は他の従来例を説明するための断
面図である。

この従来例は、第２図の従来例に対し、フォトレジスト
６ ペーサ層５を設けたものである。すなわち、活性層２上
にソースおよびドレイン電極３および４を形成した後、
誘電体スペーサ層５を形成し、この誘電体スペーサ層５
をリセス形成前にフォトレジスト６のレジストパターン
をマスクとしてウェットエツチングで除去した後、活性
層２にリセス７を形成し、その後、ゲート金属８′を蒸
着してゲート電極８を形成する（第４図（ａ））。その
後、第３図の工程と同様にリフトオフ法によりフォ１へ
レジスト６と共に不要のゲート金属８′を除去する（第
４図（ｂ））。

〔発明が解決しようとする問題点〕

このようなリフトオフ法によるゲート電極８の形成にお
いては、第２図に示したようにリセス７の深さとフォト
レジス）・６の厚さの１・−タルがゲー）・電極８の厚
さより十分厚ければ、フォトレジスト６ 全に分離されるため、容易にリフ１−オフが可能である
。しかし、フォトレジス１−６の厚さが厚いと写真製版
の解像度が下がるため、極力薄いことが要求される。ま
た、リセス７の深さはソース寄生抵抗やゲート耐圧等Ｆ
ＥＴの特性に密接に関係するため、みやみに深くするこ
とができない。したがって、浅いリセス７がデバイス性
能上要求される場合、従来方法では第３図（ａ）、（ｂ
）に示すように、デーｌ−電極８とデー１〜金属８′が
完全に分離されず、リフトオフ性が極めて悪くなる。そ
の結果、第３図（ｂ）のＡ部のような、いわゆるゲバが
発生し、デバイスの性能を劣化させるだけでなく、素子
の信頼性上極めて悪い影響を示す。

また、この従来法では、第２図に示すように、リセス７
のリセス幅Ｌ　１１はリセス深さｄｌｌとフォトレジス
ト６ 決まってしまうため、これらリセス幅Ｌ＊，　　リセス
深さｄＦＩ，フォトレジスト 御することができない。したがって、リセス７の形を独
立にデザインすることができない。このため、浅いリセ
ス深さｄｌｌで、かつリセス幅り．を広くすること等は
できない。

従来、このような構造を得るためには、第４図に示した
ように、フォトレノストロ スペーサ層５を設け、この誘電体スペーサ層５？！サイ
ドエツチングすることで、フォトレジスト口部りとは独
立にリセス幅Ｌ１１を制御していた。

しかし、従来のスペーサプロセスでは、誘電体スペーサ
層５の厚さを厚くするとサイドエツチングを制御するこ
とが困雑になり、結果として、リセス幅Ｌ１．ｌがばら
つき、ＦＥＴの性能をばらつかせる。このため、制御性
を向上させるには、誘電体スペーサ層５を薄くする必要
があった。しかし、誘電体スペーサＨ５が薄いと誘電体
スペーサ層５による床上げ効果が少ないため、誘電体ス
ペーサ層５のない時と同様にリフトオフ性が極めて悪い
という欠点がある。つまり、リセス幅ＬＲ，　リセス深
さｄＲ，フォ）ヘレンスト開口部りとを独立に制御でき
ろスペーサプロセスでは、リフ１−オフ性の観点からは
誘電体スペーサ層５の膜厚を厚く、また、サイドエツチ
ング、っまりリセス幅ＬＲのコントロールの点からは誘
電体スペーサ層５を薄くするという（目反する要求とな
り、この２つを同時に満たすことができなかった。

この発明は、上記のような従来の問題点を解消するため
になされたもので、リセス幅，リセス深さ，フォトレジ
ス）・開口部の大きさを独立に制御でき、かつリセス幅
の制御性が良く、シかもリフトオフ性も良好な半導体装
置の製造方法を提供するものである。

〔問題点を解決するための手段〕

この発明に係る半導体装置の製造方法は、半導体基板上
の活性層上に、ソースおよびドレイン電極を形成した後
、ウェットエツチングレートい第１の薄い誘電体膜を形
成し、この第１の薄い誘電体膜上にエツチングレートの
比較的速い第２の厚い誘電体スペーサ層を形成し、これ
ら第１の薄い誘電体膜と第２の厚い誘電体スペーサ層と
をレジストパターンをマスクとしてＲＩＥでエツチング
し、レジストパターンと同一寸法に除去した後、第１の
薄い誘電体膜のサイドエツチングレートを基にウェット
エツチングにより所望の量だけ第１の薄い誘電体膜をサ
イドエツチングした後、活性層にリセスを形成し、その
後ゲート金属を蒸着し、リフトオフ法によりリセス内に
デー１−電極を形成するものである。

〔作用〕

この発明においては、フォトレジスト ツチングレートの速い第１の薄い誘電体膜と、第１の薄
い誘電体膜よりエツチングレートの遅い第２の厚い誘電
体スペーサ層とを、第１の薄い誘電体膜を下層にして２
層構造に形成したことから、リセス幅は第１の薄い誘電
体膜で決まり、第２の厚い誘電体スペーサ層による床上
げ効果によりリフトオフ性を向上させるだけでなく、リ
セス幅。

リセス深さを再現性良く、フォトレジストの大きさとは
独立に制御することが可能になる。

〔実施例〕

以下、この発明の一実施例の製造方法を第１図（、）〜
（ｅ）について説明する。

まず、第１図（ａ）に示すように、ＧａＡｓ基板１上に
活性層２全形成した後、この活性層２上にソース電極３
，ドレイン電極４の各オーミック電極を形成し、その上
に第１の薄い誘電体膜（以下第１のスペーサという）５
ａを形成し、さらにこの第１のスペーサ５ａ上に第２の
厚い誘電体スペーサ層（以下第２のスペーサという）５
ｂを形成する。この場合、第１のスペーサ５ａは、第２
のス′＜−サ５ｂに比べ、ウェットエツチング（例え（
ｆバッファドフッ酸）のエツチング速度の速い、例えば
Ｓ　ｉ３Ｎ　、薄膜が形成される。その後、フォトレジ
スト６ ート電極形成用の写真製版を行ってレジストパターンを
形成する。次に、第１図（ｂ）に示すように、乙のレジ
ストパターンをマスクにｒｔ　Ｉ　Ｅ　（反応！イオン
エツチング）による異方性エツチングにより、第１，第
２のスペーサ５ａ，５ｂをレジストパターンと同一寸法
でバターニングした後、所望のリセス幅を得るように、
第１のスペーサ５ａのサイドエツチングレートを基準に
第１図（Ｃ）に示すように、ウェットエツチングにより
所望の量のサイドエツチングをした後、第１図（ｄ）に
示すように、リセス７を形成し、その後、第１図（ｅ）
に示すように、ゲート金属８′を蒸着し、リフトオフ法
によりゲート電極８を形成する。

この発明の製造方法によれば、第１，第２のスペーサ５
ａ，５ｂの除去について、縦方向をｒｔＩＥで、横方向
をウェットエツチングで行うため、ウェットエツチング
で両方向で行う場合に比べ、サイドエツチング量の制御
性は極めて向上する。

また、リセス幅を決めるのは厚さの薄い第１のスペーサ
５ａであるため、厚い誘電体層である第２のスペーサ５
ｂの一層とした場合に比べても制御性は極めて改善され
る。また、サイドエツチングのみをウェットエツチング
で行うため、ウェブ１−エツチングの時間が短いため染
み込み等のウェットエツチングの欠点も受けにくい。さ
らに、リセス幅は、活性層２と第２のスペーサ５ｂとの
み接触している第１のスペーサ５ａで決まるため、接触
力の悪いフォトレジスト６ ェットエッヂングの際のサイドエツチングの異常。

ひいてはリセス幅の変動等の悪影響を受けないなどの製
造上の再現性という点で大きな改善が可能である。

さらに、厚い誘電体層である第２のスペーサ５ｂがある
ため、リセス幅の制御性とは独立に床上げ効果によりリ
フトオフ性が極めて改善される。

なお、第１．第２のスペーサ５　ａ、５　ｂの厚さは、
特に指定する必要はないが、サイドエツチングの制御性
という点で第１のスペーサ５ａは１００〜１０００λ程
度（１００Å以下だと均一な層を得にくい）が好ましく
、第２のスペーサ５ｂに比べ、２倍以上速い膜がサイド
エツチングの制御性の点から好ましい。

〔発明の効果〕

以上説明したように、この発明は、半導体基板上の活性
層上に、ソースおよびドレイン電極を形成した後、ウニ
ｙ　Ｉ・エラチングレー）・の速い第１の薄い誘電体膜
を形成し、この第１の薄い誘電体膜上にエツチングレー
トの比較的速い第２の厚い誘電体スペーサ層を形成し、
これら第１の薄い誘電体膜と第２の厚い誘電体スペーサ
層とをレジストパターンをマスクとしてＲＩＥでエツチ
ングし、レジストパターンと同一寸法に除去した後、第
１の薄い誘電体膜のサイドエツチングレートを基にウェ
ットエツチングにより所望のｉだけ第１の薄い誘電体膜
をサイドエツチングした後、活性層にリセスを形成し、
ぞの後ゲート金属を蒸着し、リフ）・オフ法によりリセ
ス内にゲート電極を形成するようにしたので、リセス幅
をリセス深さやフォトレンスト開口部の大きさとは独立
に再現性良く制御でき、しかもリフトオフ性を良くする
効果がある。

【図面の簡単な説明】

第１図（、）〜（ｅ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図、第２図は従来の製造方
法により作製された半導体装置を示す断面図、第３図（
ａ）、（ｂ）は、第２図の半導体装置の製造工程を示す
断面図、第４図（ａ）、（ｂ）は他の従来の半導体装置
の製造工程を示す断面図である。 図において、１はＧａＡｓ基板、２は活性層、３はソー
ス電極、４はドレイン電極、５ａは第１のスペーサ、５
ｂは第２のスペーサ、６はフォトレジス１−１７はリセ
ス、８はゲート電極、８′はゲート金属を示す。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　（外２名）第２図 第３図 第４図 手続補正力（自発）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に活性層を形成し、この活性層上にソース
   およびドレイン電極を形成した後、エッチングレートの
   速い第１の薄い誘電体膜を形成し、さらにその上に前記
   第１の薄い誘電体膜よりエッチングレートの遅い第２の
   厚い誘電体スペーサ層を形成し、これら第１の薄い誘電
   体膜および第２の厚い誘電体スペーサ層とをフォトレジ
   ストをパターニングしたレジストパターンと同一寸法で
   ＲＩＥにより異方性エッチングで除去し、次にウェット
   エッチングでエッチングレートの速い前記第１の薄い誘
   電体膜のサィドエッチングレートを基に所望の量のサイ
   ドエッチングをした後、前記活性層にリセスを形成し、
   その後、ゲート金属を蒸着し、リフトオフ法により前記
   フォトレジストと共に不要なゲート金属を除去すること
   によりゲート電極を形成することを特徴とする半導体装
   置の製造方法。