JP2004247444A

JP2004247444A - 薄膜パターンの形成方法

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Publication number: JP2004247444A
Application number: JP2003034520A
Authority: JP
Inventors: Hirotaka Koga; 洋貴古賀
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2004-09-02

Abstract

【課題】基板面内および基板間においての線幅精度の均一性が良好な薄膜パターンを形成する方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜３を介して導電膜５を形成し、導電膜５上にレジストパターン７を形成する。ゲート絶縁膜３上の全面に導電膜５を残す状態で、レジストパターン７をマスクに用いて導電膜５を異方性エッチングする。レジストパターン７を除去した後、酸化処理を行うことによって導電膜５の露出面に酸化膜９を成長させる。酸化膜９を選択的に除去して導電膜５の表面を再び露出させる。この導電膜５を、ゲート絶縁膜３が露出するまで異方性エッチングすることにより、ゲート絶縁膜３上に導電膜５からなる薄膜パターン５ａを形成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜パターンの形成方法に関し、特には半導体装置の製造に適する微細な薄膜パターンの形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの高性能化を実現する手段の一つとして、ゲート電極の微細化が挙げられる。この微細化を推し進めてきたのが、微細加工技術の進歩であり、とりわけ、フォトリソグラフィー技術の進歩に伴って、ゲート電極は年々微細化されてきた。ところで、フォトリソグラフィー技術による微細化は、露光に用いられる光源の波長によって寸法の限界が制限されている。しかしながら、最近ではこの限界を打ち破るような工夫がなされつつある。
【０００３】
例えば、シリコン基板上に、微細なゲート電極や配線などを形成する方法として、「スリミング」と言う方法が知られている（例えば下記特許文献１参照）。
【０００４】
【特許文献１】
特開平７−７４１５８号公報
【０００５】
この方法を半導体装置の製造に適用した例を、図３（ａ）ないし図３（ｄ）の断面工程図に基づいて説明する。まず、図３（ａ）に示すように、シリコン基板１０１の表面を熱酸化してゲート絶縁膜１０３を形成し、引き続き、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法によってポリシリコン膜１０５を堆積成膜する。その後、フォトリソグラフィー技術を用いてポリシリコン膜１０５上にレジストパターン１０７を形成する。このレジストパターン１０７の線幅の最小値は、フォトリソグラフィーの際のパターン露光に用いられる光源の波長によって制限されている。そこで、次の図３（ｂ）に示すように、酸素プラズマを用いたアッシング処理により、レジストパターン１０７の表面層を選択的に除去する「スリミング」という手法を用いてレジストパターン１０７を細らせる。これにより、パターン露光によって制限される限界以下に細線化させたレジストパターン１０７ａを得る。
【０００６】
その後、図３（ｃ）に示すように、細線化させたレジストパターン１０７ａをマスクに用いた異方性エッチングにより、ポリシリコン膜１０５をパターニングしてなるゲート電極１０５ａを得る。次に、レジストパターン１０７ａをアッシング処理によって除去した後、図３（ｄ）に示すように、ゲート電極１０５ａをマスクにして基板１０１の表面側にソース・ドレイン拡散層１０９を形成するための不純物注入を行う。
【０００７】
【発明が解決しようとする課題】
ところが、上述したゲート電極の形成方法においては、レジストパターンをスリミングする際に、酸素プラズマやガスの不均一性に起因し、基板面内および基板間においてのスリミング度にばらつきが生じ、ゲート電極の線幅精度の均一性を得ることが困難であった。
【０００８】
そこで本発明は、基板面内および基板間においての線幅精度の均一性が良好な薄膜パターンの形成方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するための本発明の薄膜パターンの形成方法は、次の手順で行われる。先ず、第１工程では、基板上に導電膜を形成し、次の第２工程ではこの導電膜上にレジストパターンを形成し、基板上の全面に当該導電膜を残す状態で当該レジストパターンをマスクに用いて当該導電膜を異方性エッチングし、当該導電膜に凸部を形成する。その後、第３工程では、レジストパターンを除去した後、酸化処理を行うことによって導電膜の露出面に酸化膜を成長させる。続く第４工程では、この酸化膜を選択的に除去して導電膜の表面を再び露出させ、次の第５工程では、基板が露出するまで異方性エッチングすることにより導電膜からなる薄膜パターンを基板上に形成する。
【００１０】
以上のような第１の形成方法では、その第３工程において、凸部が形成された導電膜の露出面に、酸化処理によって酸化膜を成長させている。この酸化処理は、プラズマ処理と比較して基板面内および基板間における酸化膜の成長速度の制御性が良好で、かつ均一である。このため、次の第４工程において酸化膜を除去して得られる導電膜の凸部は、基板面内および基板間において、レジストパターンに対して高精度に細線化されたものとなる。しかも、第２工程で行われる、レジストパターンをマスクにした導電膜の異方性エッチングにおいては、基板上の全面に当該導電膜が残される。このため、上記第３工程で、導電膜の露出面に酸化膜を成長させる際には、基板の表面に酸化処理の影響が及ぶことが抑えられる。この際、基板上の全面に導電膜が残る範囲で酸化膜の成長膜厚が設定されれば、基板の表面に酸化処理の影響が及ぶことを完全に防止できる。したがって、酸化処理後においても基板の表面状態が維持される。そして、次の第４工程で酸化膜を除去した後、第５工程において、導電成膜を異方性エッチングして基板を露出させることで導電膜をパターニングしてなる薄膜パターンを得ているため、酸化の影響を抑えて表面状態が維持された基板上に、レジストパターンに対して高精度に細線化された薄膜パターンを設けることができる。
【００１１】
また、本発明のもう一つの薄膜パターンの形成方法は、次の手順で行われる。先ず、第１工程では、基板上に、第１導電膜、酸化防止膜、および第２導電膜をこの順に形成する。そして、第２工程では、第２導電膜上にレジストパターンを形成し、これをマスクにして酸化防止膜が露出するまで第２導電膜を異方性エッチングする。続く第３工程では、レジストパターンを除去した後、酸化処理を行うことにより第２導電膜の露出面に選択的に酸化膜を成長させ、酸化膜で覆われた第２導電膜からなる第２導電膜パターンを得る。その後、第４工程では、酸化膜を選択的に除去して第２導電膜パターンの表面を露出させる。次いで第５工程では、第２導電膜パターンをマスクにして、基板が露出するまで酸化防止膜および第１導電膜を異方性エッチングすることにより、当該基板上に当該第１導電膜からなる薄膜パターンを形成する。
【００１２】
このような第２の形成方法では、第１の形成方法と同様に、その第３工程において、レジストパターンをマスクにして異方性エッチングされた第２導電膜の露出面に、酸化処理によって酸化膜を成長させているため、酸化膜で覆われた状態で形成される第２導電膜パターンは、基板面内および基板間において、レジストパターンに対して高精度に細線化されたものとなる。しかも、この酸化処理では、酸化防止膜上においてパターン形成された第２導電膜の露出面に選択的に酸化膜を成長させているため、この第２導電膜よりも下層に酸化の影響が及ぶことを防止できる。そして、その後の第４工程で酸化膜を除去した後、第５工程において、第２導電膜パターンをマスクにして、酸化防止膜の異方性エッチングと、これに続く第１導電膜の異方性エッチングによって基板を露出させることで第１導電膜をパターニングしてなる薄膜パターンを得ているため、酸化の影響なく表面状態が維持された基板上に、レジストパターンに対して高精度に細線化された薄膜パターンを設けることができる。特に、異方性エッチング終了後に薄膜パターン上に酸化防止膜が残されるように、当該酸化防止膜の膜厚が設定されていれば、薄膜パターンの高さが第１導電膜の膜厚に維持される。
【００１３】
【発明の実施の形態】
次に、本発明の薄膜パターンの形成方法を、半導体装置の製造方法に適用した実施の形態を図面に基づいて詳細に説明する。尚、ここでは、半導体装置の製造方法において、薄膜パターンとしてゲート電極を形成する場合の製造方法を説明する。
【００１４】
＜第１実施形態＞
図１は、本発明の第１実施形態を説明する断面工程図であり、以下この図に基づいて第１実施形態を説明する。
【００１５】
先ず、図１（ａ）に示すように、単結晶シリコンなどの半導体基板１上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば熱酸化法を用いて半導体基板１の表面を１ｎｍから４ｎｍの膜厚範囲で、望ましくは２ｎｍの膜厚で酸化することによって形成される。また、熱酸化法にて形成した酸化膜（例えばシリコン酸化膜）を窒化することによって、この酸化膜中に窒素を導入してなるゲート絶縁膜３を形成してもよい。また、ゲート絶縁膜３としては酸化アルミニウムや酸化ジルコニウム、酸化ハフニウムもしくはこれらの複合膜をＣＶＤ法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ：原子層蒸着）法などで成膜しても良い。
【００１６】
次に、ゲート絶縁膜３上に、ゲート電極の材料となる導電膜５を形成する。ここでは、ＣＶＤ法によって、ポリシリコンからなる導電膜５をゲート絶縁膜３上に１００ｎｍから２００ｎｍの膜厚範囲で、望ましくは１５０ｎｍ程度の膜厚で成膜する。ここで成膜するのはポリシリコンの代わりにアモルファスシリコンでもよい。また、このポリシリコンまたはアモルファスシリコンにゲルマニウムを添加してもよい。
【００１７】
次に、図１（ｂ）に示すように、リソグラフィー手法を用い、導電膜５上に所定線幅Ｗのレジストパターン７を形成する。このレジストパターン７は、リソグラフィーの際のパターン露光における露光光の波長によって最低線幅Ｗｍｉｎが制限された範囲で形成される。ここでは、例えば最低線幅Ｗｍｉｎのレジストパターン７を形成することとする。
【００１８】
そして、異方性ドライエッチング技術を用い、レジストパターン７をマスクとして導電膜５をパターニングする。ここでは、導電膜５に、レジストパターン７と略同一の線幅Ｗ（Ｗｍｉｎ）の凸状のパターニング部分（凸部）を形成すると共に、ゲート絶縁膜３が露出する前にエッチングを停止し、ゲート絶縁膜３上の全面に導電膜５を残す。
【００１９】
レジストパターン７が存在しない個所での導電膜５の残膜厚ｔ１は、次の工程で行う酸化処理を施した後であっても、ゲート絶縁膜３上の全面に導電膜５が残存する膜厚とする。例えば次の酸化処理において、６０ｎｍ相当の酸化膜を成長させる処理を行う場合、導電膜５は、酸化膜の成長量の半分程度の膜厚（およそ３０ｎｍ）の導電膜５が、酸化によって消費されるため、ポリシリコン３の残膜厚ｔ１は、３０ｎｍよりも厚い範囲で、余裕を持ってｔ１＝５０ｎｍ程度とすることが好ましい。尚、導電膜５のエッチング後には、レジストパターン７を除去する。
【００２０】
次に、図１（ｃ）に示すように、導電膜５の表面を酸化処理して酸化膜（ここでは酸化シリコン膜）９を形成する。ここで形成する酸化膜９の成長膜厚ｔ２は、前のパターニング工程で形成された凸状部分の線幅Ｗ（Ｗｍｉｎ）が、所望のゲート電極の幅（ゲート線幅）ＣＤまで細くなる値に設定される。ただし、成長膜厚ｔ２は、酸化膜９とゲート絶縁膜３との間に導電膜５が残る範囲（ｔ２＜ｔ１／２）に設定されることとする。
【００２１】
例えば凸状部分の線幅Ｗ（Ｗｍｉｎ）が１００ｎｍで、４０ｎｍのゲート線幅のゲート電極を得ようとする場合は、導電膜５の凸状部分の幅を片側で３０ｎｍ減少させる必要がある。一般的にはポリシリコン表面を酸化する場合、その酸化膜厚のおよそ半分の膜厚のポリシリコンが減少することが知られており、本実施例の場合は成長膜厚ｔ２＝６０ｎｍの酸化処理を施すことによって導電膜５の幅を片側３０ｎｍ減少させることができる。
【００２２】
本工程における酸化処理方法としては、酸化炉を用いた熱酸化、ランプ酸化と呼ばれる急速熱酸化、プラズマ酸化など、多様な酸化温度や酸化時間の方法が挙げられる。ここでは、表面平坦なことで膜厚ばらつきが小さい酸化膜９を成長させることを目的とし、酸化速度の面方位依存性が小さい酸化処理方法を選択することが好ましい。またこのような酸化膜９を得るためには、先に図１（１）を用いて説明した工程で、アモルファスシリコンやアモルファスシリコンにゲルマニウムを添加した導電膜５を形成し、本酸化処理工程での加熱によって導電膜５のポリ化を進めるようにすることで、より結晶粒径が小さい導電膜５の表面において酸化膜９の成長を進め、酸化速度の面方位依存性が小さくなるようにしても良い。
【００２３】
また、一般的に単結晶シリコンからなる半導体基板１中の不純物拡散は、高温であるほど、また熱処理時間が長いほどその拡散長は長くなる。従って、あらかじめ半導体基板１中にトランジスタのしきい値調整を目的とした不純物をドープさせている場合は、許容される不純物拡散長を考慮しつつ最適な酸化方法を選択することとする。
【００２４】
次に図１（ｄ）に示すように、酸化膜（９）をフッ酸を用いて除去し、導電膜５の表面を再び露出させる。ここでは、フッ酸を用いるウェットエッチングの代わりに、ドライエッチングによって酸化膜（９）を除去してもよい。
【００２５】
次に図１（ｅ）に示すように、異方性ドライエッチングによって、ゲート絶縁膜３が露出するまで導電膜５をエッチバックし、ゲート絶縁膜３上に導電膜５の凸状部分のみを薄膜パターン５ａとして残し、これをゲート電極とする。この際、ゲート絶縁膜３が露出した時点でエッチングを終了させることで、薄膜パターン５ａの膜減り量を抑える。
【００２６】
以上の後、薄膜パターン５ａ（ゲート電極）をマスクにしたイオン注入により、半導体基板１の表面層にソース・ドレイン領域１１を形成し、さらに通常の半導体装置の製造行程を経てＭＯＳＦＥＴを形成する。
【００２７】
以上説明した第１実施形態の形成方法によれば、図１（ｃ）を用いて説明した工程で、導電膜５の露出面を酸化処理することによって、酸化膜９を成長させている。この酸化処理による酸化膜９の成長は、プラズマ処理と比較して、基板面内および基板間における酸化膜の成長速度の制御性が良好で、かつ均一である。このため、導電膜５の消費量が良好に制御され、次の図（ｄ）を用いて説明した工程において酸化膜９を除去して得られる導電膜９の凸状部分は、図１（ｂ）を用いて説明した導電膜５の異方性エッチングにおいてマスクとして用いたレジストパターン７に対して、高精度に細線化されたものとなる。
【００２８】
しかも、このレジストパターン７をマスクにした導電膜５の異方性エッチングにおいては、ゲート絶縁膜３上の全面に導電膜５が残される。このため、次の図１（ｃ）で説明した工程で導電膜５の露出面に酸化膜９を成長させる際には、半導体基板１の表面に酸化処理の影響が及ぶことが抑えられる。また、この際、ゲート絶縁膜３上の全面に導電膜５が残る範囲で酸化膜９の成長膜厚が設定されているため、半導体基板１の表面に酸化処理の影響が及ぶことを完全に防止することができる。このため、酸化処理後においても半導体基板１の表面状態を維持することができる。
【００２９】
したがって、以上の形成方法によれば、半導体基板１の表面状態に影響を及ぼすことなく、半導体基板１の面内および半導体基板１間において均一に、かつレジストパターン（７）に対して高精度に細線化された薄膜パターン５ａを設けることが可能になるのである。この結果、このような形成方法を適用した半導体装置の製造方法においては、半導体装置のさらなる高集積化および高機能化を図ることが可能になる。
【００３０】
＜第２実施形態＞
次に、本発明の第２の実施例を図２の断面工程図に基づいて説明する。
【００３１】
まず、図２（ａ）に示すように、第１実施形態と同様に、半導体基板２１上に、ゲート絶縁膜２３、および第１導電膜２５をこの順に形成する。これらの半導体基板２１、ゲート絶縁膜２３、および第１導電膜２５は，第１実施形態における半導体基板（１）、ゲート絶縁膜（３）、および導電膜（５）と同様に形成されることとする。
【００３２】
次に、第１導電膜２５上に、例えば窒化シリコンからなる酸化防止膜２７をＣＶＤ法を用いて２０ｎｍから１００ｎｍの膜厚範囲で、望ましくは５０ｎｍの膜厚で成膜する。次にポリシリコンからなる第２導電膜２９を、ＣＶＤ法を用いて７０ｎｍから２００ｎｍの膜厚範囲で、望ましくは１００ｎｍの膜厚で成膜する。ここで成膜するのはポリシリコンの代わりにアモルファスシリコンでもよい。尚、酸化防止膜２７の膜厚は、後に行う第１導電膜２５の異方性エッチング終了後に、この第１導電膜２５からなる薄膜パターン上に酸化防止膜２７が残される範囲で設定されることが好ましい。
【００３３】
次に、図２（ｂ）に示すように、リソグラフィー手法を用い、第２導電膜２９上に所定線幅Ｗのレジストパターン３１を形成する。このレジストパターン３１は、リソグラフィーの際のパターン露光における露光光の波長によって最低線幅Ｗｍｉｎが制限された範囲で形成される。ここでは、例えば最低線幅Ｗｍｉｎのレジストパターン３１を形成することとする。
【００３４】
そして、異方性ドライエッチング技術を用い、レジストパターン３１をマスクとして第２導電膜２９をパターニングする。ここでは、酸化防止膜２７をエッチングストッパとし、この酸化防止膜２７が露出するまで第２導電膜２９をエッチングする。尚、第２導電膜２９のエッチング終了後には、レジストパターン３１を除去する。
【００３５】
次に図２（ｃ）に示すように、第２導電膜２９の露出表面を選択的に酸化処理して酸化膜（ここでは酸化シリコン膜）３３を形成し、この酸化膜３３で覆われた第２導電膜２９からなる第２導電膜パターン２９ａを得る。ここで形成する酸化膜３３の成長膜厚ｔ４は、前のパターニング工程で形成された凸状部分の線幅Ｗ（Ｗｍｉｎ）が、所望のゲート電極の幅（ゲート線幅）ＣＤまで細くなる値に設定される。ただし、この成長膜厚ｔ４は、酸化防止膜２７をエッチングする際のエッチングマスクとして十分な膜厚ｔ５の第２導電膜パターン２９ａが残される範囲で設定されることとする。
【００３６】
次に図２（ｄ）に示すように、酸化膜（３３）をフッ酸を用いて除去し、第２導電膜パターン２９ａの表面を露出させる。ここでは、フッ酸を用いるウェットエッチングの代わりに、ドライエッチングによって酸化膜（３３）を除去してもよい。
【００３７】
次に図２（ｅ）に示すように、異方性ドライエッチング技術を用い、第２導電膜パターン２９ａをマスクとして窒化シリコンからなる酸化防止膜２７をエッチングする。
【００３８】
さらに引き続き、図２（ｆ）に示すように、異方性ドライエッチングによって残存する第２導電膜パターン（２９ａ）および酸化防止膜２７をマスクとして、ゲート絶縁膜２３が露出するまでポリシリコンからなる第１導電膜２５をエッチングする。ここでは、残存する第２導電膜パターン（２９ａ）はドライエッチング途中でエッチング除去されるが、残存する酸化防止膜２７をマスクとして第１導電膜２５のドライエッチングを継続させる。これにより、第１導電膜２５からなる薄膜パターン２５ａを、ゲート電極として得る。
【００３９】
以上の後、１４０℃から１８０℃、望ましくは１６０℃に加熱したリン酸溶液によって残存する窒化シリコンからなる酸化防止膜２７を除去し、その後、ゲート電極（薄膜パターン２５ａ）をマスクにしたイオン注入により、半導体基板２１の表面層にソース・ドレイン領域３５を形成し、さらに通常の半導体装置の製造行程を経てＭＯＳＦＥＴを形成する。
【００４０】
以上説明した第２実施形態の形成方法によれば、図２（ｃ）を用いて説明した工程で、第２導電膜２９の露出面の酸化処理によって酸化膜３３を成長させることで、レジストパターン３１よりも細線化された第２導電膜パターン２９ａを得ている。この酸化処理による酸化膜３３の成長は、第１実施形態でも説明したように、プラズマ処理と比較して、基板面内および基板間における制御性が良好で、かつ均一である。このため、第１実施形態と同様に、この第２導電膜パターン２９ａ、およびこれをマスクにした異方性エッチングで得られる薄膜パターン２５ａは、レジストパターン３３に対して高精度に細線化されたものとなる。
【００４１】
しかも、本第２実施形態における上記酸化処理では、酸化防止膜２７上において第２導電膜２９の露出面に選択的に酸化膜３３を成長させているため、この第２導電膜２９よりも下層に酸化の影響が及ぶことを防止できる。したがって、第１実施形態と同様に、半導体基板１の表面状態に影響を及ぼすことなく、半導体基板１の面内および半導体基板１間において均一に、かつレジストパターン（７）に対して高精度に細線化された薄膜パターン５ａを設けることが可能になるのである。この結果、第１実施形態と同様に、このような形成方法を適用した半導体装置の製造方法においては、半導体装置のさらなる高集積化および高機能化を図ることが可能になる。
【００４２】
また、上述した効果に加えて、本第２実施形態において、第１導電膜２５の異方性エッチング終了後に薄膜パターン２５ａ上に酸化防止膜２７が残されるように酸化防止膜２７の膜厚が設定されていれば、この異方性エッチングが第１導電膜２５の膜厚に影響を及ぼすことが防止される。このため、通常、異方性エッチングにおいては、エッチングレートの半導体基板１面内及び半導体基板１間におけるばらつきが生じ易いが、これに影響されることなく、半導体基板１面内および半導体基板１間において、薄膜パターン（ゲート電極）２５ａの高さを第１導電膜２５の膜厚に維持した異方性エッチングを行うことが可能になる。したがって、上述したように微細化されたゲート電極の高さを均一化することも可能になる。
【００４３】
尚、以上説明した各実施形態においては、本発明の薄膜パターン形成方法を半導体装置の製造に適用した実施形態を説明した。しかし、本発明の薄膜パターン形成方法は、半導体装置の製造への適用に限定されることはなく、マイクロマシンや他の薄膜パターンを有する装置の製造に広く適用可能であり、同様の効果を得ることが可能である。
【００４４】
【発明の効果】
以上説明したように、本発明の薄膜パターン形成方法によれば、リソグラフィーの露光限界よりも小さい線幅の薄膜パターンを、基板面内および基板間において線幅精度均一に、かつ基板の表面状態に影響を及ぼすことなく形成することが可能になる。これにより、この薄膜パターンを用いた半導体装置やマイクロマシンなどの、さらなる高集積化および高機能化を達成することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を説明するための断面工程図である。
【図２】本発明の第２実施形態を説明するための断面工程図である。
【図３】従来の薄膜パターン形成方法を説明するための断面工程図である。
【符号の説明】
１，２１，１０１…半導体基板、３，２３，１０３…ゲート絶縁膜、５，１０５…導電膜、５ａ，２５ａ，１０５ａ…薄膜パターン、７，３１，１０７，１０７ａ…レジストパターン、９，３３…酸化膜、２５…第１導電膜、２７…酸化防止膜、２９…第２導電膜、２９ａ…第２導電膜パターン、１１，３５，１０９…ソース・ドレイン領域

Claims

基板上に導電膜を形成する第１工程と、
前記導電膜上にレジストパターンを形成し、前記基板上の全面に当該導電膜を残す状態で当該レジストパターンをマスクに用いて当該導電膜を異方性エッチングし、当該導電膜に凸部を形成する第２工程と、
前記レジストパターンを除去した後、酸化処理を行うことによって前記導電膜の露出面に酸化膜を成長させる第３工程と、
前記酸化膜を選択的に除去して前記導電膜の表面を再び露出させる第４工程と、
前記表面を再び露出させた導電膜を、前記基板が露出するまで異方性エッチングすることにより当該基板上に当該導電膜からなる薄膜パターンを形成する第５工程とを行う
ことを特徴とする薄膜パターンの形成方法。
請求項１記載の薄膜パターンの形成方法において、
前記第３工程では、前記酸化膜と前記基板との間に前記導電膜が残る範囲で前記導電膜の凸部が所定幅となるように当該酸化膜の成長膜厚が設定される
ことを特徴とする薄膜パターンの形成方法。
請求項１記載の薄膜パターンの形成方法において、
前記基板は、半導体基板の表面を絶縁膜で覆ってなる
ことを特徴とする薄膜パターンの形成方法。
基板上に、第１導電膜、酸化防止膜、および第２導電膜をこの順に形成する第１工程と、
前記第２導電膜上にレジストパターンを形成し、当該レジストパターンをマスクにして前記酸化防止膜が露出するまで当該第２導電膜を異方性エッチングする第２工程と、
前記レジストパターンを除去した後、酸化処理を行うことにより前記第２導電膜の露出面に選択的に酸化膜を成長させ、当該酸化膜で覆われた当該第２導電膜からなる第２導電膜パターンを得る第３工程と、
前記酸化膜を選択的に除去して前記第２導電膜パターンの表面を露出させる第４工程と、
前記第２導電膜パターンをマスクにして、前記基板が露出するまで前記酸化防止膜および前記第１導電膜を異方性エッチングすることにより、当該基板上に当該第１導電膜からなる薄膜パターンを形成する第５工程とを行う
ことを特徴とする薄膜パターンの形成方法。
請求項４記載の薄膜パターンの形成方法において、
前記第２導電膜パターンは、少なくとも前記酸化防止膜のエッチングマスクとなる膜厚で形成され、
前記酸化防止膜は、前記第５工程の異方性エッチング終了後に前記薄膜パターン上に残る範囲の膜厚で形成される
ことを特徴とする薄膜パターンの形成方法。
請求項４記載の薄膜パターンの形成方法において、
前記基板は、半導体基板の表面を絶縁膜で覆ってなる
ことを特徴とする薄膜パターンの形成方法。