JPH0778836A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JPH0778836A JPH0778836A JP22255793A JP22255793A JPH0778836A JP H0778836 A JPH0778836 A JP H0778836A JP 22255793 A JP22255793 A JP 22255793A JP 22255793 A JP22255793 A JP 22255793A JP H0778836 A JPH0778836 A JP H0778836A
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- JP
- Japan
- Prior art keywords
- insulating film
- layer insulating
- dummy gate
- resist
- gate
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 本発明は、二層構造のダミーゲートを用い、
簡単な製造工程でもって、短ゲート長でかつ低抵抗のゲ
ート電極を、高歩留まり、高スループットで製造するこ
とのできる半導体デバイスの製造方法を提供することを
目的とする。 【構成】 本発明は、半導体基板上に、第一層絶縁膜お
よび第二層絶縁膜を設けて、２層構造のダミーゲートを
形成し、このダミーゲートをレジストに反転し、ゲート
電極用金属を蒸着し、レジストをエッチングして不要蒸
着金属をリフトオフして、ゲート電極を形成する半導体
デバイスの製造方法である。
簡単な製造工程でもって、短ゲート長でかつ低抵抗のゲ
ート電極を、高歩留まり、高スループットで製造するこ
とのできる半導体デバイスの製造方法を提供することを
目的とする。 【構成】 本発明は、半導体基板上に、第一層絶縁膜お
よび第二層絶縁膜を設けて、２層構造のダミーゲートを
形成し、このダミーゲートをレジストに反転し、ゲート
電極用金属を蒸着し、レジストをエッチングして不要蒸
着金属をリフトオフして、ゲート電極を形成する半導体
デバイスの製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、二層構造のダミーゲー
トを用いたセルフアライメント法による半導体デバイス
の製造方法に関する。
トを用いたセルフアライメント法による半導体デバイス
の製造方法に関する。
【０００２】
【従来の技術】従来、ＦＥＴの特性を改善し、ＦＥＴを
含む半導体集積回路の集積度を増大させるために、ゲー
ト電極をマスクとしてイオン注入を行い、熱処理を施し
て活性化するセルフアライメント法が一般的に行われて
いる。ＧａＡｓＦＥＴにおいて、セルフアライメント法
を用いた製造方法には、耐熱金属を用いた耐熱ゲート型
とダミーゲートの反転を行うダミーゲート型がある。耐
熱ゲート型は工程が簡単であるが、ゲート抵抗が高いこ
とから特性が劣化する問題がある。このためダミーゲー
ト型が数多く提案されている。このダミーゲート型は、
その代表的な従来例が特開昭５８−６０５７４号公報に
記載されている。この従来例は、図７に示すように、半
導体基板６に熱処理保護用のＳｉＮｘの第一層絶縁膜
７、その上に第二層レジスト膜８、更にその上にＳｉＯ
2 の第三層絶縁膜９と、ダミーゲートが３層構造になっ
ている。
含む半導体集積回路の集積度を増大させるために、ゲー
ト電極をマスクとしてイオン注入を行い、熱処理を施し
て活性化するセルフアライメント法が一般的に行われて
いる。ＧａＡｓＦＥＴにおいて、セルフアライメント法
を用いた製造方法には、耐熱金属を用いた耐熱ゲート型
とダミーゲートの反転を行うダミーゲート型がある。耐
熱ゲート型は工程が簡単であるが、ゲート抵抗が高いこ
とから特性が劣化する問題がある。このためダミーゲー
ト型が数多く提案されている。このダミーゲート型は、
その代表的な従来例が特開昭５８−６０５７４号公報に
記載されている。この従来例は、図７に示すように、半
導体基板６に熱処理保護用のＳｉＮｘの第一層絶縁膜
７、その上に第二層レジスト膜８、更にその上にＳｉＯ
2 の第三層絶縁膜９と、ダミーゲートが３層構造になっ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来例においては、ダミーゲートが３層構造になっている
ので、ダミーゲートが複雑で、その処理工程に時間がか
かる問題がある。また、ゲート電極の低抵抗化を図るた
めに、ゲート電極をＴ型に形成する必要があるが、その
とき、精度の高いアライメントを要する等の問題があ
る。
来例においては、ダミーゲートが３層構造になっている
ので、ダミーゲートが複雑で、その処理工程に時間がか
かる問題がある。また、ゲート電極の低抵抗化を図るた
めに、ゲート電極をＴ型に形成する必要があるが、その
とき、精度の高いアライメントを要する等の問題があ
る。
【０００４】したがって、本発明は、二層構造のダミー
ゲートを用い、簡単な製造工程でもって、短ゲート長で
かつ低抵抗のゲート電極を、高歩留まり、高スループッ
トで製造することのできる半導体デバイスの製造方法を
提供することを目的とする。
ゲートを用い、簡単な製造工程でもって、短ゲート長で
かつ低抵抗のゲート電極を、高歩留まり、高スループッ
トで製造することのできる半導体デバイスの製造方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】化合物半導体基板上に、
熱処理保護用の第一層絶縁膜を設け、この第一層絶縁膜
の上に、この第一層絶縁膜に比べてエッチング速度の遅
い第二層絶縁膜を設ける工程と、前記第二層絶縁膜で形
成したダミーゲートをマスクとしてイオン注入を行い、
熱処理を行う工程と、前記ダミーゲートをマスクとして
第一層絶縁膜を所望の寸法までエッチングする工程と、
レジストを塗布し、ダミーゲートの頭出しを行う工程
と、第一層絶縁膜および第二層絶縁膜のダミーゲートを
エッチングして、レジストに反転する工程と、ゲート電
極用金属を蒸着し、レジストをエッチングし、その上の
不要蒸着金属をリフトオフして、ゲート電極を形成する
工程と、よりなる半導体デバイスの製造方法である。
熱処理保護用の第一層絶縁膜を設け、この第一層絶縁膜
の上に、この第一層絶縁膜に比べてエッチング速度の遅
い第二層絶縁膜を設ける工程と、前記第二層絶縁膜で形
成したダミーゲートをマスクとしてイオン注入を行い、
熱処理を行う工程と、前記ダミーゲートをマスクとして
第一層絶縁膜を所望の寸法までエッチングする工程と、
レジストを塗布し、ダミーゲートの頭出しを行う工程
と、第一層絶縁膜および第二層絶縁膜のダミーゲートを
エッチングして、レジストに反転する工程と、ゲート電
極用金属を蒸着し、レジストをエッチングし、その上の
不要蒸着金属をリフトオフして、ゲート電極を形成する
工程と、よりなる半導体デバイスの製造方法である。
【０００６】
【作用】本発明は、二層構造のダミーゲートを用い、レ
ジストに反転するセルフアライメント法により、ゲート
電極を形成するので、簡単な工程でもって短ゲート長で
かつ低抵抗のゲート電極を形成することができる。
ジストに反転するセルフアライメント法により、ゲート
電極を形成するので、簡単な工程でもって短ゲート長で
かつ低抵抗のゲート電極を形成することができる。
【０００７】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１において、ｎ型能動層を形成した半導体基板
１上に、熱処理の保護膜となるＳｉＮｘの第一層絶縁膜
２をＰＣＶＤによって約１０００オンク゛ストロ-ム堆積し、更
にＰＣＶＤまたはスパッタによりＳｉＯ2 に第二層絶縁
膜３を約５０００オンク゛ストロ-ム堆積させる。この第二層絶
縁膜３は、第一層絶縁膜２に比べてエッチング速度が遅
いことが条件となる。この第一層絶縁膜２と第二層絶縁
膜３はダミーゲートを形成することになる。次に、フォ
トレジストまたはＡｌなどの金属マスクを用いて、約１
μｍ長のダミーゲートを形成する。このとき、反応ガス
にはＣＨＦ3を用い、ＲＩＥによって異方性エッチング
を行う。次に、フォトレジストまたは金属マスクを除去
し、ダミーゲートをマスクとしてｎ+ 層をイオン注入
し、熱処理を行う。
する。図１において、ｎ型能動層を形成した半導体基板
１上に、熱処理の保護膜となるＳｉＮｘの第一層絶縁膜
２をＰＣＶＤによって約１０００オンク゛ストロ-ム堆積し、更
にＰＣＶＤまたはスパッタによりＳｉＯ2 に第二層絶縁
膜３を約５０００オンク゛ストロ-ム堆積させる。この第二層絶
縁膜３は、第一層絶縁膜２に比べてエッチング速度が遅
いことが条件となる。この第一層絶縁膜２と第二層絶縁
膜３はダミーゲートを形成することになる。次に、フォ
トレジストまたはＡｌなどの金属マスクを用いて、約１
μｍ長のダミーゲートを形成する。このとき、反応ガス
にはＣＨＦ3を用い、ＲＩＥによって異方性エッチング
を行う。次に、フォトレジストまたは金属マスクを除去
し、ダミーゲートをマスクとしてｎ+ 層をイオン注入
し、熱処理を行う。
【０００８】図２において、ＣＨＦ3 とＯ2 の混合ガス
を用いて、ＳｉＯ2 膜３をマスクとして、ＳｉＮｘの第
一層絶縁膜２をエッチングする。
を用いて、ＳｉＯ2 膜３をマスクとして、ＳｉＮｘの第
一層絶縁膜２をエッチングする。
【０００９】図３において、ＣＦ4 を用いた等方性エッ
チングを行い、ＳｉＯ2 の第二層絶縁膜３のダミーゲー
トをマスクにして、ＳｉＮｘの第一層絶縁膜２を所望の
寸法までエッチングする。
チングを行い、ＳｉＯ2 の第二層絶縁膜３のダミーゲー
トをマスクにして、ＳｉＮｘの第一層絶縁膜２を所望の
寸法までエッチングする。
【００１０】図４において、レジスト４を塗布し、Ｓｉ
Ｏ2 の第二層絶縁膜３のダミーゲートの頭出しを行う。
Ｏ2 の第二層絶縁膜３のダミーゲートの頭出しを行う。
【００１１】図５において、ウエットエッチングまたは
ドライエッチングにより、ＳｉＯ2の第二層絶縁膜３お
よびＳｉＮｘの第二層絶縁膜２をエッチングして、レジ
スト４に反転する。
ドライエッチングにより、ＳｉＯ2の第二層絶縁膜３お
よびＳｉＮｘの第二層絶縁膜２をエッチングして、レジ
スト４に反転する。
【００１２】図６において、ゲート電極５となる金属、
例えばＴｉ／Ｐｔ／Ａｕを蒸着によって堆積し、レジス
ト４をエッチングし、その上の不要蒸着金属をリフトオ
フして、ゲート電極５を形成する。
例えばＴｉ／Ｐｔ／Ａｕを蒸着によって堆積し、レジス
ト４をエッチングし、その上の不要蒸着金属をリフトオ
フして、ゲート電極５を形成する。
【００１３】本実施例においては、第一層絶縁膜にＳｉ
Ｎｘを、第二層絶縁膜にＳｉＯ2 を用いたが、第二層絶
縁膜が第一層絶縁膜に対して、充分エッチング選択比の
大きいものであれば、他の無機物でもよい。
Ｎｘを、第二層絶縁膜にＳｉＯ2 を用いたが、第二層絶
縁膜が第一層絶縁膜に対して、充分エッチング選択比の
大きいものであれば、他の無機物でもよい。
【００１４】
【発明の効果】本発明は、二層構造のダミーゲートを用
い、簡単な製造工程でもって、短ゲート長でかつ低抵抗
のゲート電極を、高歩留まり、高スループットで製造す
ることができる。
い、簡単な製造工程でもって、短ゲート長でかつ低抵抗
のゲート電極を、高歩留まり、高スループットで製造す
ることができる。
【図１】 本実施例（図６まで）において、半導体基板
に第一層絶縁膜および第二層絶縁膜を形成する工程図
に第一層絶縁膜および第二層絶縁膜を形成する工程図
【図２】 第二層絶縁膜のダミーゲートをマスクとし
て、第一層絶縁膜をエッチングして粗形成する工程図
て、第一層絶縁膜をエッチングして粗形成する工程図
【図３】 第二層絶縁膜のダミーゲートをマスクとし
て、第一層絶縁膜をエッチングして所望寸法に形成する
工程図
て、第一層絶縁膜をエッチングして所望寸法に形成する
工程図
【図４】 レジストを塗布してダミーゲートの頭出しを
行う工程図
行う工程図
【図５】 ダミーゲートをレジストに反転する工程図
【図６】 ゲート電極を形成する工程図
【図７】 従来例の一工程図
１ 半導体基板 ２ ＳｉＮｘの第一層絶縁膜 ３ ＳｉＯ2 の第二層絶縁膜 ４ レジスト ５ ゲート電極
Claims (1)
- 【請求項１】 化合物半導体基板上に、熱処理保護用の
第一層絶縁膜を設け、この第一層絶縁膜の上に、この第
一層絶縁膜に比べてエッチング速度の遅い第二層絶縁膜
を設ける工程と、 前記第二層絶縁膜で形成したダミーゲートをマスクとし
てイオン注入を行い、熱処理を行う工程と、 前記ダミーゲートをマスクとして第一層絶縁膜を所望の
寸法までエッチングする工程と、 レジストを塗布し、ダミーゲートの頭出しを行う工程
と、 第一層絶縁膜および第二層絶縁膜のダミーゲートをエッ
チングして、レジストに反転する工程と、 ゲート電極用金属を蒸着し、レジストをエッチングし、
その上の不要蒸着金属をリフトオフして、ゲート電極を
形成する工程と、よりなる半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255793A JPH0778836A (ja) | 1993-09-07 | 1993-09-07 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255793A JPH0778836A (ja) | 1993-09-07 | 1993-09-07 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778836A true JPH0778836A (ja) | 1995-03-20 |
Family
ID=16784320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22255793A Pending JPH0778836A (ja) | 1993-09-07 | 1993-09-07 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778836A (ja) |
-
1993
- 1993-09-07 JP JP22255793A patent/JPH0778836A/ja active Pending
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