KR19990021370A - 반도체 장치의 소자 분리 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 소자 분리 방법이 개시된다.

개시된 본 발명은, 반도체 기판상에 패드 산화막을 형성한 후, 이온주입을 실시하여 반도체 기판 표면부를 비정질 상태로 변화시킨다. 이어 상기 패드 산화막의 상부에 제1질화막을 증착하고, 소자 분리 예정 영역 상부의 제1질화막을 패터닝한다. 이어 제1질화막의 하부에 위치하는 패드 산화막을 순차적으로 패터닝한다. 이후, 결과물의 상부에 소정의 두께로 제2질화막을 증착한다. 계속하여 반도체 기판의 일정 깊이까지 오버 식각되도록 전면 건식 식각을 실시하여, 패터닝된 제1질화막과 패드 산화막 구조물의 측벽부에 제2질화막의 산화 저지용 스페이서를 형성한 후, 고온에서 노출된 반도체 기판 표면을 산화하여 소자 분리용 산화막을 형성한다.

Description

반도체 장치의 소자 분리 방법

본 발명은 반도체 제조 공정에 관한 것으로써, 보다 구체적으로는 반도체 기판상의 다수개의 액티브 영역들을 격리시키는 방법에 관한 것이다.

반도체 소자들이 소형화되어가고, 반도체 소자의 집적도가 증가되어 감에 따라, 반도체 소자들의 소자들을 분리시키기 위한 효과적이고, 안정적인 격리 공정을 수행하는 것이 점점 더 어려워지고 있다. 따라서 일반적인 LOCOS(LOCal Oxidation of Silicon) 공정의 한계는 새로운 격리 공정의 개발과 연구를 촉진시키게 되었다.

일반적인 LOCOS 공정에서는 반도체 기판상에 패드 산화막을 형성하고, 필드산화막을 형성할 때 마스크로 사용할 질화막을 형성한다. 이어 필드 영역을 한정하기 위한 마스크를 사용하여 상기 질화막을 패터닝한다. 상기 패터닝된 질화막을 마스크로 하여 패드 산화막을 식각하여 필드 영역의 반도체 기판을 노출시킨다. 이어 노출된 반도체 기판의 영역에 필드 산화막을 형성한다.

이때, 필드 산화막의 양 측부에서는 패드산화막 하부의 반도체 기판에서 발생되는 버즈빅(Bird's Beak)이 필드 산화막과 거의 동일한 길이 만큼 형성된다는 단점이 있다.

이를 개선하기 위하여 리세스드 LOCOS(Recessed LOCOS: 이하 R-LOCOS)의 방법이 제안되었다.

이를 도 1A 내지 도 1F를 참조하여 설명한다. 우선 도 1A에 도시된 바와 같이, 반도체 기판(10)상에 패드 산화막(11)을 형성한다. 이 패드 산화막(11)은, 필드 산화막 형성 공정에서 산화 방지막으로 사용되는 질화막의 응력을 완화시키기 위한 것이다. 이어 질화막(12)을 증착한다.

이후, 도 1B에 도시된 바와 같이 소자 분리 영역을 한정하기 위한 마스크(13)를 사용하여 질화막(12)을 패터닝하고, 또한 질화막(12)을 마스크로하여 패드 산화막(12)을 패터닝한다.

이어 도 1C에 도시된 바와 같이 상기 마스크(13)을 제거한다.

계속하여 도 1D에 도시된 바와 같이 질화막을 증착한 후, 패터닝된 질화막(12)의 측부에 질화막 스페이서(12')을 형성함과 동시에 반도체 기판이 소정 깊이만큼 오버 식각되도록 전면성 건식 식각을 실시한다. 상기 질화막 스페이서(12')는, 필드 산화막 형성 공정에서 필드 산화막의 양 측부에서 발생되는 버즈빅을 방지하기 위한 것이다.

이어 도 1E에 도시된 바와 같이 고온의 열산화 공정을 통해 노출된 반도체 기판(10)의 표면에 소자 분리용 산화막(14)을 형성한다. 남아있는 질화막을 인산 용액으로 제거하고, 후속의 공정을 진행한다.

상기와 같은 방법을 통하여 소자 분리용 산화막을 형성하는 경우에 있어서 질화막 스페이서(12') 증착시, 질화막 스페이서에 반도체 기판(10)이 직접 접촉하게 되므로, 질화막의 응력이 기판에 결정성 결합을 유발하게 된다. 또한 질화막 스페이서(12')의 형성을 위한 식각을 통해 반도체 기판(10)으로의 오버 식각이 동시에 이루어지므로써, 전면성 건식 식각에 의해 반도체 기판(10)에 결합이 발생하게 된다. 게다가 소자 분리용 산화막(13)의 양 측부인, 질화막 스페이서(12')의 하단의 필드 산화막(14)이 패이게 되는 현상이 발생하게 되어, 후속의 공정에서 형성되어지는 상부 구조물이 균일하게 형성되지 않게 된다.

본 발명은 반도체 기판의 표면을 비정질화시키므로써 반도체 기판의 결합을 유발시키지 않고, 소자간을 절연시키기 위한 소자 분리용 산화막을 형성하는 방법을 제공하는 것을 목적으로 한다.

도 1A 내지 도 1E는 종래의 기술에 따른 반도체 장치의 소자 분리 공정도.

도 2A 내지 도 2F는 본 발명의 기술에 따른 반도체 장치의 소자 분리 공정도.

도 3은 본 발명의 기술에 따라 반도체 장치의 소자 분리용 산화막을 형성시킨 단면도.

도면의 주요부분에 대한 부호의 설명

10,20 : 기판11,21 : 패드 산화막

12,22 : 제1질화막13,23 : 마스크

12',22 : 질화막 스페이서14,24 : 소자 분리용 산화막

반도체 기판상에 패드 산화막을 형성한 후, 이온주입을 실시하여 반도체 기판 표면부를 비정질 상태로 변화시킨다. 이어 상기 패드 산화막의 상부에 제1질화막을 증착하고, 소자 분리 예정 영역 상부의 제1질화막을 패터닝한다. 이어 제1질화막의 하부에 위치하는 패드 산화막을 순차적으로 패터닝한다. 이후, 결과물의 상부에 소정의 두께로 제2질화막을 증착한다. 계속하여 반도체 기판의 일정 깊이까지 오버 식각되도록 전면 건식 식각을 실시하여, 패터닝된 제1질화막과 패드 산화막 구조물의 측벽부에 제2질화막의 산화 저지용 스페이서를 형성한 후, 고온에서 노출된 반도체 기판 표면을 산화하여 소자 분리용 산화막을 형성한다.

상기한 방법에 의하면, 비정질 상태의 반도체 기판 표면부는 결정의 방향성이 없으므로 질화막의 응력을 분산시키게 된다. 또 반도체 기판의 일정 깊이까지 오버 식각되는 건식 식각시의 반도체 기판에 대한 충격이 분산 및 흡수되므로 기판의 결합을 방지하게 된다. 그리고, 필드 산화막의 성장시, 비정질 상태의 반도체 기판의 표면부가 결정화된다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 2A 내지 도 2F를 참조하여 본 발명에 따른 제1실시예에 대하여 설명하도록 한다.

도 2A에 도시된 바와 같이, 실리콘 기판(20)상에 10nm 내지 30nm 두께의 패드산화막(21)을 산소 가스를 사용하여 800℃ 내지 1000℃의 온도에서 드라이 산화법으로 증착한다. 이어 0.1㎛ 내지 1㎛ 정도 깊이의 반도체 기판 표면에 이르도록 Si를 주입하여 반도체 기판의 표면을 비정질화되어 비정질 실리콘막(20')이 형성된다.

계속하여 도 2B에 도시된 바와 같이 제1질화막(22)을 200nm 정도의 두께로 증착한다. 도 2C에서처럼 제1질화막(22)의 상부에 소자 분리 영역 형성용 마스크(23)를 패터닝하고, 제1질화막(22)과 패드 산화막(21)을 차례로 식각하여 도 2D에 도시된 바와 같은 제1질화막(22)과 패드 산화막(21)으로 이루어진 구조물을 형성한다.

이어 제2질화막을 30nm 내지 100nm의 두께로 증착하고, 블랭킷 식각을 하여 구조물에 산화 방지용의 질화막 스페이서(22')를 형성한다. 이때 식각은, 상기 실리콘 기판(20)이 약 20nm 내지 50nm 정도의 깊이로 식각되도록 오버 식각을 실시하고, 도 2E에 도시된 것처럼 소자 분리 예정 영역의 실리콘 기판(20)이 노출되도록 한다.

실리콘 기판(20) 표면부의 비정질 실리콘층(20')은 결정의 방향성이 없으므로 질화막 스페이서(22')의 응력을 분산시키게 된다. 또 실리콘 기판(20)의 일정깊이까지 오버 식각되는 건식 식각시의 기판(20)에 대한 충격을 분산 및 흡수하여 실리콘 기판(20)의 결합을 방지한다.

다음으로, 900℃ 내지 1200℃의 고온에서 노출된 실리콘 기판(20)의 표면을 산화시키므로써 약 150nm 내지 350nm 정도의 두께로 소자 분리용 산화막(24)을 형성한다. 또한 도 2F에 도시된 바와 같이 실리콘 기판(20) 상부의 비정질 실리콘층(20')이 결정화되게 된다. 따라서 실리콘 기판(20)상에 존재하는 결함도 회복되어 지므로 실리콘 기판(20)이 무 결점 상태가 되며, 소자 분리용 산화막(24)의 형상 또한 완만한 호의 형태를 이루게 되므로 반도체 구조물의 형성을 용이하게 한다.

제1질화막(22)과, 질화막 스페이서(22')를 인산 용액으로 제거하여, 도 3에 도시된 바와 같은 소자 분리용 산화막이 형성된 실리콘 기판을 제조한다.

제2실시예에 대하여 설명하면, 실리콘 기판의 표면을 비정질화시켜 비정질 실리콘층(20')을 형성한 후, 패드 산화막을 웨트 크리닝하여 제거한다. 이어 새로운 패드 산화막을 10nm을 성장시킨 후, 제1질화막을 증착하고, 제1실시예와 동일한 후속 공정을 실시한다.

이에 따라 패드 산화막의 막질을 향상시키는 효과를 가지는 반면, 공정수가 증가하게 된다.

제3실시예에 대하여 설명하면, 패드 산화막과 제1질화막을 패터닝하여 소자 분리 영역이 노출된 실리콘 기판상에 Si를 주입하여 기판의 표면을 비정질화한다. 이어 제1실시예와 동일한 후속 공정을 실시하여도 제2실시예와 동일한 효과를 얻을 수 있다.

본 발명은 반도체 기판의 표면부에 Si를 주입하여 반도체 기판의 표면부를 비정질 실리콘으로 변형시켜 형성한 비정질 상태의 반도체 기판 표면부로 질화막 스페이서의 응력을 분산시키게 된다. 또 반도체 기판의 일정 깊이까지 오버 식각되는 전면 건식 식각시의 반도체 기판에 대한 충격을 분산 및 흡수하도록 한다. 그리고, 필드 산화막의 성장시, 비정질 상태의 반도체 기판을 결정화시키게 되므로, 반도체 기판 표면에 잔조하는 결함 또한 회복되어지게 된다. 따라서, 종래에 문제점 즉, 질화막 스페이서에 반도체 기판이 직접 접촉하게 되어, 질화막의 응력이 반도체 기판에 결정성 결합을 유발되는 것과, 질화막 스페이서의 형성을 위한 식각시에 반도체 기판으로의 오버 식각행하여져서 식각으로 인한 반도체 기판에 결함이 발생하는 문제점이 해결된다.

Claims (8)

1. 반도체 기판상에 패드 산화막을 형성하는 단계와,

   반도체 기판에 이온을 주입하여, 기판 표면부를 비정질 상태로 변화시키는 단계와,

   상기 패드 산화막의 상부에 제1질화막을 증착하는 단계와,

   상기 제1질화막을 패터닝하여, 소자 분리 예정 영역을 노출시키는 단계와,

   패터닝된 상기 제1질화막의 측벽부에 산화 저지용 스페이서를 형성하는 단계와,

   노출된 상기 반도체 기판의 표면을 산화시켜 소자 분리용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
2. 제1항에 있어서, 주입 이온은 실리콘인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
3. 제1항 또는 제2항에 있어서, 상기 이온의 주입은 반도체 기판 표면에서 약 0.1㎛ 내지 1㎛ 깊이로 주입되어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
4. 제1항 또는 제2항에 있어서, 반도체 기판 표면부를 비정질화시키는 단계와 제1질화막을 형성하는 단계 사이에, 반도체 기판상에 패드 산화막을 제거하는 단계와, 제2패드 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
5. 반도체 기판상에 패드 산화막을 형성하는 단계와,

   상기 패드 산화막의 상부에 제1질화막을 증착하는 단계와,

   상기 제1질화막을 패터닝하여, 소자 분리 예정 영역을 노출시키는 단계와,

   노출된 반도체 기판 표면부를 이온 주입하여, 비정질 상태로 변화시키는 단계와,

   패터닝된 제1질화막의 측벽부에 산화 저지용 스페이서를 형성하는 단계와,

   노출된 반도체 기판의 표면을 산화시켜 소자 분리용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
6. 제5항에 있어서, 주입 이온은 실리콘인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
7. 제5항 또는 제6항에 있어서, 상기 이온의 주입은 반도체 기판 표면에서 약 0.1㎛ 내지 1㎛ 깊이로 주입되어지는 것을 특징으로 하는 반도체 장치의 소자 분리방법.
8. 제5항 또는 제6항에 있어서, 반도체 기판 표면부를 비정질화시키는 단계와 제1질화막을 형성하는 단계 사이에, 반도체 기판상에 패드 산화막을 제거하는 단계와, 제2패드 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.