KR100937677B1 - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
반도체 소자의 패턴 형성 방법이 제공된다. 상기 반도체 소자의 패턴 형성 방법은 실리콘 기판 상에 게이트 실리콘층, 및 희생 질화막을 순차적으로 형성하는 단계, 상기 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 형성하는 단계, 상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 양측 벽에 인접한 영역의 상부에 질화막 스페이서를 형성하는 단계, 상기 희생 질화막 및 상기 질화막 스페이서를 이온 주입 마스크로 이용하여 상기 게이트 실리콘층의 일부 영역에 산소 이온 및 HBr 중 적어도 하나를 주입하는 단계, 어닐링 공정을 수행하여 산소 이온 및 HBr 중 적어도 하나가 주입된 상기 게이트 실리콘층 표면에 산화막 하드 마스크를 형성하는 단계, 및 상기 희생 질화막 및 상기 질화막 스페이서를 제거한 후 상기 산화막 하드 마스크를 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 포함한다.
포토리쏘그라피(photolithography), 스페이서(spacer)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
현재의 반도체 소자의 제조 기술은 고집적화가 요구된다. 예컨대, MOSFET의 게이트의 선폭 축소 기술은 반도체 소자의 고집적화와 밀접하게 연관되어 있어 MOSFET의 게이트의 선폭을 축소하기 위한 많은 노력이 기울여지고 있다.
이와 같은 MOSFET의 게이트의 선폭을 축소시키기 위한 방안으로 반도체 소자의 패턴을 형성하기 위한 포토리쏘그라피(photolithography) 공정 중 노광 공정에서는 248nm의 파장을 갖는 KrF 광원 또는 193nm의 파장을 갖는 ArF 광원 등을 이용하고 있다.
그러나 KrF 광원 또는 ArF 광원을 이용한 노광 장치는 그 비용이 많이 들어 반도체 소자의 제조 원가를 높이는 원인이 될 수 있으며, 짧은 파장에 의한 DOF(depth of focus) 마진이 감소함에 따라 게이트 실리콘층의 건식 식각시 포토레지스트 패턴이 식각 배리어(etching barrier)로서 충분한 두께를 확보하기 어려운 문제점이 있다.
또한 포토레지스트 트리밍(photoresist trimming) 기술이나 Organic BARC(Bottom AntiReflective coatings) 등의 Side Recess를 통하여 반도체 소자의 미세 패턴을 형성할 수 있으나, 포토레지스트의 두께 감소가 유발되어 게이트 실리콘층을 건식 식각하는데, 식각 공정 마진이 감소될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자, 예컨대 미세 패턴의 MOSFET 실리콘 게이트를 형성하기 위한 식각 배리어인 미세 하드 마스크 패턴을 형성하는 반도체 소자의 패턴 형성 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법은 실리콘 기판 상에 게이트 실리콘층, 및 희생 질화막을 순차적으로 형성하는 단계, 상기 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 형성하는 단계, 상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 양측 벽에 인접한 영역의 상부에 질화막 스페이서를 형성하는 단계, 상기 희생 질화막 및 상기 질화막 스페이서를 이온 주입 마스크로 이용하여 상기 게이트 실리콘층의 일부 영역에 산소 이온 및 HBr 중 적어도 하나를 주입하는 단계, 어닐링 공정을 수행하여 산소 이온 및 HBr 중 적어도 하나가 주입된 상기 게이트 실리콘층 표면에 산화막 하드 마스크를 형성하는 단계, 및 상기 희생 질화막 및 상기 질화막 스페이서를 제거한 후 상기 산화막 하드 마스크를 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성 방법은 실리콘 기판 상에 게이트 실리콘층, 버퍼 산화막, 및 희생 질화막을 순차적으로 형성하는 단계, 상기 희생 질화막을 식각하여 상기 버퍼 산화막의 일부 영역을 노출시키는 홈을 형성하는 단계, 상기 홈의 양 측벽 및 상기 노출된 버퍼 산화막의 일부 영역 중 상기 홈의 양측 벽에 인접한 영역의 상부에 질화막 스페이서를 형성하는 단계, 상기 희생 질화막 및 상기 질화막 스페이서를 이온 주입 마스크로 이용하여 상기 노출된 버퍼 산화막의 일부 영역 하부의 게이트 실리콘층 표면에 산소 이온 및 HBr 중 적어도 하나를 주입하는 단계, 및 어닐링 공정을 수행하여 산소 이온 및 HBr 중 적어도 하나가 주입된 상기 게이트 실리콘층 표면에 산화막 하드 마스크를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법은 질화막 스페이서를 이온 주입 마스크로 이용하여 게이트 실리콘층의 일부 영역에 산소 이온 및 HBr 중 적어도 하나를 주입하고 어닐링 공정을 수행하여 미세 패턴의 높은 식각 선택비를 갖는 산화막 하드 마스크를 형성하고, 상기 미세 패턴의 산화막 하드 마스크를 식각 마스크로 이용하여 상기 게이트 실리콘층을 식각함으로써 미세 패턴의 실리콘 게이트를 형성할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이, 실리콘 기판(10)에 CVD(Chemical Vapor Deposition) 증착 기술을 이용하여 게이트 산화막(15)을 형성한다. 이때 상기 게이트 산화막(15)의 일렉트릭컬 산화(electrical oxide) 두께는 3Å ~ 50Å일 수 있다. 상기 게이트 산화막(15)은 SiO2, SiON, HfO2, Al2O3, Ta2O5 중 적어도 하나를 포함하는 단일층 또는 이중 이상의 적층 구조를 가질 수 있다.
상기 게이트 산화막(15) 상에 게이트를 형성할 물질, 예컨대 게이트 실리콘층(20)을 상기 CVD 증착 기술을 이용하여 증착한다. 상기 게이트를 형성할 물질은 Si, SiGe, W(텅스텐), 및 WN 중 적어도 하나를 포함할 수 있고, 상기 게이트 실리콘층(20)은 단일층 또는 이중 이상의 적층 구조를 가질 수 있다.
상기 게이트 실리콘층(20)은 300Å ~ 3000Å의 두께를 갖도록 형성될 수 있다. 그리고 상기 게이트 실리콘층(20) 상에 희생 하드마스크 역할을 할 희생 질화막(25)을 상기 CVD 증착 기술을 이용하여 증착한다. 이때 상기 희생 질화막(25)은 500Å ~ 3000Å의 두께를 갖도록 증착될 수 있다.
다음으로 도 1b에 도시된 바와 같이, 상기 희생 질화막(25) 상에 상기 희생 질화막(25)을 식각하기 위한 식각 배리어(etching barrier)인 감광막 패턴(30)을 형성한다.
예컨대, 상기 감광막 패턴(30)은 포토리쏘그라피(phtolithography) 공정을 수행하여 상기 실리콘 기판(10) 상에 게이트(미도시)가 형성될 영역을 패터닝(patterning)하기 위하여 형성될 수 있다.
상기 감광막 패턴(30)을 형성하기 위한 노광 공정에서 발생되는 정재파(standing wave)에 의해 상기 감광막 패턴(30)의 프로파일(profile)이 좋지 않게 되는 것을 방지하기 위하여, 감광막 하부에 Organic BARC(Bottom AntiReflective coatings) 또는 Oxynitride를 300Å ~ 2000Å의 두께로 코팅하여 노출되는 빛을 억제함으로써 의도되지 않는 빛의 반사를 감소시킬 수 있다.
다음으로 도 1c에 도시된 바와 같이, 상기 감광막 패턴(30)을 식각 마스크로 이용하여 상기 게이트 실리콘층(20)이 노출될 때까지 상기 희생 질화막(25)을 식각하여 상기 희생 질화막(25)에 홈(28)을 형성한 후 상기 감광막 패턴(30)을 제거한다.
이때 SF6, Cl2, 및 BCl3 등의 CHF 계열을 포함하는 식각 가스를 이용하여 상기 희생 질화막을 건식 식각(dry etching)할 수 있다.
상기 Organic BARC를 상기 감광막 하부에 코팅한 경우 O2를 주식각 가스로 하고, N2, Ar, 및 He 중 적어도 하나를 포함한 제1 가스, SF6, Cl2, 및 BCl3 등의 CHF 계열을 포함하는 제2 가스, 및 CxHyFz(x,y,z는 0 또는 자연수이나, x,y,및 z가 동시에 모두 0은 아니다.)를 포함하는 제3 가스 중 적어도 하나의 가스를 첨가 가스로 하여 상기 Organic BARC를 건식 식각하여 제거할 수 있다.
또한 상기 제3 가스를 주식각 가스로 하고, 상기 제1 가스 및 상기 제2 가스를 첨가 가스로 하여 상기 Organic BARC를 건식 식각하여 제거할 수 있다.
다음으로 도 1d에 도시된 바와 같이, 상기 CVD 증착 기술을 이용하여 홈이 형성된 희생 질화막(25') 전면에 질화막(35)을 증착한다. 이때 상기 질화막(35)은 50Å ~ 800Å의 두께를 갖도록 증착될 수 있다. 예컨대, 상기 질화막(35)은 상기 홈(28)이 형성된 희생 질화막(25') 표면, 상기 홈의 측벽, 및 상기 노출된 게이트 실리콘층 표면에 형성될 수 있다.
다음으로 도 1e에 도시된 바와 같이, 상기 홈(28)의 양측벽 부분에 질화막이 잔류하고 상기 게이트 실리콘층 표면이 노출되도록 상기 증착된 질화막(35)을 건식 식각하여 질화막 스페이서(40)를 형성한다.
이때 상기 질화막 스페이서(40)가 상기 홈(28)의 양측 벽에 형성됨에 따라 상기 홈(28)의 폭이 상기 질화막 스페이서(40) 형성 전보다 감소하며, 상기 질화막 스페이서(40)가 형성됨에 따라 노출되는 게이트 실리콘층(20)의 폭도 전보다 감소한다. 이는 형성될 게이트의 선폭을 감소시키기 위함이다.
다음으로 도 1f에 도시된 바와 같이, 상기 희생 질화막(25') 및 상기 질화막 스페이서(40)를 이온 주입 마스크로 이용하여 상기 질화막 스페이서(40)가 형성됨에 따라 노출되는 게이트 실리콘층의 표면에 산소 이온 및 HBr 중 적어도 하나를 주입한다. 산소 이온 및 HBr 중 적어도 하나를 주입한 후 어닐링(Anealing) 공정을 수행하여 상기 질화막 스페이서(40)가 형성됨에 따라 노출되는 게이트 실리콘층의 표면에 산화막을 성장시켜 산화막 하드마스크(45)를 형성한다.
열적 산화는 산소와 실리콘 사이의 화학 반응에 의해서 성장된다, 균일한 산화물 성장은 고순도 산소의 존재 상태에서 고온으로 실리콘이 노출됨으로써 이루어지므로 게이트 실리콘 표면에 산소 이온 주입 후 열적 처리 공정인 어닐링 공정을 수행하여 상기 산화막 하드마스크가 형성될 수 있다.
이때 상기 희생 질화막(25') 및 질화막 스페이서(40)는 산화 장벽으로 작용하며, 노출되는 게이트 실리콘층의 표면에만 선택적인 열적 산화물의 성장이 발생할 수 있다.
다음으로 도 1g에 도시된 바와 같이 상기 희생 질화막(25') 및 상기 질화막 스페이서(40)을 인산 등을 이용하여 습식 식각하여 제거하여, 상기 실리콘 게이트층(20)의 표면에 상기 산화막 하드 마스크(45)만을 잔류시킨다.
도 1e에 도시된 바와 같이 질화막 스페이서(40)가 형성됨에 따라 노출되는 게이트 실리콘층의 폭이 감소하고, 도 1f에 도시된 바와 같이 노출 폭이 감소된 게이트 실리콘층 표면에 산소 이온 및 HBr 중 적어도 하나가 주입됨에 따라 상기 산화막 하드 마스크(45)이 형성되므로 상기 산화막 하드 마스크(45)은 미세 패턴 구조로 형성될 수 있다.
도 1h에 도시된 바와 같이 미세 패턴 구조로 형성된 상기 산화막 하드 마스크(45)을 식각 마스크로 이용하여 상기 게이트 실리콘층(20)을 식각하여 실리콘 게이트(20')를 형성한다.
상기 산소 이온 및 HBr 중 적어도 하나를 이온 주입하고 어닐링 공정을 수행하여 형성된 상기 산화막 하드 마스크(45)는 상기 게이트 실리콘층(20)에 비하여 식각 선택비가 높아 상기 게이트 실리콘층(20)보다 식각률이 낮다. 따라서 상기 게이트 실리콘층(20)을 식각하여 상기 실리콘 게이트(20')를 형성하기 위한 식각시 상기 산화막 하드 마스크(45)는 높은 선택비로 인하여 식각 배리어로서의 특성이 향상될 수 있다.
도 2a 내지 도 2h는 본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다. 먼저 도 2a에 도시된 바와 같이 실리콘 기판(210) 상에 게이트 산화막(215), 게이트 실리콘층(220), 버퍼 산화막(225), 및 희생 질화막(230)을 순차적으로 형성한다. 이때 상기 게이트 산화막(215), 게이트 실리콘층(220), 및 희생 질화막(230)은 도 1a에서 상술한 바와 같이 형성될 수 있으며, 상기 버퍼 산화막(225)은 상기 게이트 실리콘층(220) 및 상기 희생 질화막(230) 사이에 10Å ~ 500Å의 두께를 갖도록 형성될 수 있다.
다음으로 도 2b에 도시된 바와 같이 상기 희생 질화막(230) 상에 감광막 패턴(235)을 형성한다. 상기 감광막 패턴(235)은 도 2b에서 상술한 감광막 패턴(30)과 동일하게 형성될 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 감광막 패턴(235)을 식각 마스크로 이용하여 상기 희생 질화막(230)에 홈(232)을 형성한 후 상기 감광막 패턴(235)을 제거한다. 상기 홈(232)은 도 1c에서 상술한 바와 같이 형성될 수 있다.
다음으로 도 2d에 도시된 바와 같이, 홈이 형성된 희생 질화막(230') 전면에 질화막(240)을 증착하고, 도 2e에 도시된 바와 같이, 상기 홈(232)의 양측벽 부분에 질화막이 잔류하고 상기 버퍼 산화막(225)이 노출되도록 상기 증착된 질화막(240)을 건식 식각하여 질화막 스페이서(245)를 형성하며, 상기 질화막(240) 및 상기 질화막 스페이서(245)는 도 1d 및 도 1e에서 상술한 바와 같이 형성될 수 있다.
다음으로 도 2f에 도시된 바와 같이, 상기 희생 질화막(230') 및 상기 질화막 스페이서(245)를 이온 주입 마스크로 이용하여 상기 희생 질화막(230') 및 상기 질화막 스페이서(245)를 이온 주입 마스크로 이용하여 상기 노출된 버퍼 산화막(225)의 하부의 게이트 실리콘층(220) 표면에 산소 이온 및 HBr 중 적어도 하나를 주입한다. 산소 이온 및 HBr 중 적어도 하나를 주입한 후 어닐링 공정을 수행하여 이온 주입된 상기 게이트 실리콘층(220)의 표면에 산화막 하드마스크(250)를 형성한다.
다음으로 도 2g에 도시된 바와 같이 상기 희생 질화막(230'), 상기 질화막 스페이서(245), 및 상기 버퍼 산화막(225)를 인산 등을 이용하여 습식 식각하여 제거하고, 상기 실리콘 게이트(220)의 표면에 상기 산화막 하드 마스크(250)만을 형성한다. 다음으로 도 2h에 도시된 바와 같이 상기 산화막 하드 마스크(250)를 식각 마스크로 이용하여 상기 게이트 실리콘층(220)을 건식 식각하여 실리콘 게이트(220')를 형성한다.
상기 실리콘 게이트(220')는 상기 희생 질화막(230'), 및 상기 질화막 스페이서(245)를 습식 식각하여 제거하고, 상기 버퍼 산화막(225)을 건식 식각하여 제 거한 후 상기 산화막 하드 마스크(250)를 식각 마스크로 이용하여 상기 게이트 실리콘층(220)을 건식 식각하여 형성될 수 있다.
도 2a 내지 도 2h에 의해 형성된 실리콘 게이트(220')도 상술한 바와 같이 미세 패턴 구조를 갖는다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2h는 본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
10, 210: 실리콘 기판, 15, 215: 게이트 산화막,
20,220: 게이트 실리콘층, 225: 버퍼 산화막,
25,230: 희생 질화막, 30, 235: 감광막 패턴,
35,240: 질화막, 40, 245: 질화막 스페이서,
45, 250: 산화막 하드 마스크.
Claims (5)
- 실리콘 기판 상에 게이트 실리콘층, 및 희생 질화막을 순차적으로 형성하는 단계;상기 희생 질화막을 식각하여 상기 게이트 실리콘층의 일부 영역을 노출시키는 홈을 형성하는 단계;상기 홈의 양 측벽 및 상기 노출된 게이트 실리콘층의 일부 영역 중 상기 홈의 양측 벽에 인접한 영역의 상부에 질화막 스페이서를 형성하는 단계;상기 희생 질화막 및 상기 질화막 스페이서를 이온 주입 마스크로 이용하여 상기 게이트 실리콘층의 일부 영역에 산소 이온 및 HBr 중 적어도 하나를 주입하는 단계;어닐링 공정을 수행하여 산소 이온 및 HBr 중 적어도 하나가 주입된 상기 게이트 실리콘층 표면에 산화막 하드 마스크를 형성하는 단계;상기 희생 질화막 및 상기 질화막 스페이서를 제거하는 단계; 및상기 산화막 하드 마스크를 식각 마스크로 이용하여 상기 게이트 실리콘층을 식각하여 실리콘 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서, 상기 산화막 하드 마스크를 형성하는 단계는,상기 질화막 스페이서가 형성됨에 따라 노출되는 게이트 실리콘층의 표면에만 산화막을 성장시켜 상기 산화막 하드 마스크를 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1항에 있어서, 상기 질화막 스페이서를 형성하는 단계는,상기 홈이 형성된 희생 질화막 표면에 질화막을 증착하는 단계; 및C,H,및 F 중 적어도 하나가 포함된 제1 가스 및 O2, N2, Ar, 및 He 중 적어도 하나가 포함된 제2 가스를 이용하여 상기 증착된 질화막을 건식 식각하여 상기 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 실리콘 기판 상에 게이트 실리콘층, 버퍼 산화막, 및 희생 질화막을 순차적으로 형성하는 단계;상기 희생 질화막을 식각하여 상기 버퍼 산화막의 일부 영역을 노출시키는 홈을 형성하는 단계;상기 홈의 양 측벽 및 상기 노출된 버퍼 산화막의 일부 영역 중 상기 홈의 양측 벽에 인접한 영역의 상부에 질화막 스페이서를 형성하는 단계;상기 희생 질화막 및 상기 질화막 스페이서를 이온 주입 마스크로 이용하여 상기 노출된 버퍼 산화막의 일부 영역 하부의 게이트 실리콘층 표면에 산소 이온 및 HBr 중 적어도 하나를 주입하는 단계;어닐링 공정을 수행하여 산소 이온 및 HBr 중 적어도 하나가 주입된 상기 게이트 실리콘층 표면에 산화막 하드 마스크를 형성하는 단계; 및상기 희생 질화막, 상기 질화막 스페이서, 및 상기 버퍼 산화막을 제거한 후 상기 산화막 하드 마스크를 식각 마스크로 이용하여 상기 게이트 실리콘층을 건식 식각하여 실리콘 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제4항에 있어서, 상기 산화막 하드 마스크를 형성하는 단계는,상기 질화막 스페이서가 형성됨에 따라 노출되는 버퍼 산화막의 하부의 게이트 실리콘층의 표면에 산화막을 성장시켜 상기 산화막 하드 마스크를 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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| KR19990021370A (ko) * | 1997-08-30 | 1999-03-25 | 김영환 | 반도체 장치의 소자 분리 방법 |
| KR20050056355A (ko) * | 2003-12-10 | 2005-06-16 | 매그나칩 반도체 유한회사 | 반도체 소자의 미세 패턴 형성방법 |
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2008
- 2008-03-13 KR KR1020080023335A patent/KR100937677B1/ko not_active IP Right Cessation
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