KR20050056355A - 반도체 소자의 미세 패턴 형성방법 - Google Patents

Abstract

본 발명은 0.13㎛ 이하의 선폭을 갖는 미세 패턴 형성방법을 개시한다. 개시된 본 발명의 미세 패턴 형성방법은, 실리콘 기판 상에 248㎚ 파장의 KrF 광원에 반응하는 레지스트로 이루어지면서 형성하고자 하는 선폭 보다 큰 선폭의 스페이스 패턴(space pattern)을 갖는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴의 스페이스 패턴 측벽에 질화막 스페이서를 형성하는 단계; 상기 스페이스 패턴을 포함한 레지스트 패턴 상에 저온 산화막을 증착하는 단계; 상기 레지스트 패턴 상의 저온 산화막 부분을 식각하여 제거하는 단계; 상기 레지스트 패턴 및 질화막 스페이서를 제거하는 단계를 포함한다.

Description

반도체 소자의 미세 패턴 형성방법{Method for forming fine pattern of semiconductor device}

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 보다 상세하게는, 미세 패턴 형성시에 나타나는 스트리에이션(striation)을 제거시키기 위한 방법에 관한 것이다.

반도체 소자의 고집적화에 따른 선폭 축소를 위해, 노광장비의 광파장은 KrF 광원을 이용한 248㎚에서 ArF 광원을 이용한 193㎚로 이동중에 있다. 예컨데, 상기 248㎚ 대역의 광원으로 구현 가능한 최소 선폭은 0.15㎛ 정도가 일반적이었으며, 0.13㎛ 이하의 선폭을 패터닝하기 위해서는 193㎚ 대역의 파장을 가진 광원이 필요하게 되었다.

한편, 광원의 변경은 레지스트 물질 자체에 대한 변경도 수반한다. 즉, KrF 광원의 사용시에는 상기 KrF 광원에 반응하는 레지스트를 사용해야 하며, ArF 광원을 적용할 경우에는 레지스트 또한 ArF 광원에 반응하는 레지스트(이하, ArF 레지스트)를 사용해야만 한다. 이것은 광원에 따라 반응하는 레지스트 물질의 특성이 서로 다름을 의미한다.

그런데, 193㎚ 대역의 광원을 이용하여 패터닝하는 레지스트는 248㎚ 대역의 광원을 이용하여 패터닝하는 레지스트 보다 건식식각시에, 도 1에서 보여지는 바와 같이, 스트리에이션(striation) 및 위글링(wiggling) 현상이 심하게 나타난다.

이러한 현상은 건식식각시에 주입된 식각 가스와 첨가 가스 등에 의해, 레지스트에 따라, 국부적으로 결합이 약한 부분의 증발(evaporation) 현상과 교차-결합 (cross-linking)되어 있는 구조의 응집(agglomeration) 현상이 동시에 발생되기 때문이다.

특히, 상기한 스트리에이션 및 위글링 현상이 일어나게 되면, 원하지 않는 트랜지스터 특성인 문턱전압 저하 및 포화전류 증가 등이 발생되는 바, 반도체 소자의 특성 제어에 어려움을 갖게 된다.

결국, 반도체 소자의 고집적화에 따라 193㎚ 대역의 파장을 가진 ArF 광원을 이용하여 0.13㎛ 이하 선폭의 미세 패턴을 형성하기 위해서는 상기한 스트리에이션 및 위글링 현상의 발생 문제를 해결해야만 한다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 스트리에이션 및 위글링 현상이 발생됨에 따른 소자 특성 저하를 방지할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 248㎚ 파장의 KrF 광원에 반응하는 레지스트로 이루어지면서 형성하고자 하는 선폭 보다 큰 선폭의 스페이스 패턴(space pattern)을 갖는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴의 스페이스 패턴 측벽에 질화막 스페이서를 형성하는 단계; 상기 스페이스 패턴을 포함한 레지스트 패턴 상에 저온 산화막을 증착하는 단계; 상기 레지스트 패턴 상의 저온 산화막 부분을 식각하여 제거하는 단계; 상기 레지스트 패턴 및 질화막 스페이서를 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법을 제공한다.

여기서, 상기 스페이스 패턴은 0.18㎛ 정도의 선폭을 갖는다.

상기 저온 산화막은 200℃ 이하의 온도에서 증착한다.

상기 레지스트 패턴을 제거하는 단계는 레지스트의 제거가 용이하도록 산소를 포함하여 N2, He, Ar의 첨가 가스를 이용하여 플라즈마를 희석시키거나 플라즈마의 균일도를 증가시켜 수행한다.

상기 레지스트 패턴을 제거하는 단계는 H2SO4 및 H2O2의 산화 용액을 이용하거나 하이드록실 아민(Hydroxyl amine)을 이용한 습식 방식으로 수행한다.

상기 질화막 스페이서를 제거하는 단계는 인산(H3PO4) 용액을 이용한 습식 식각, 또는, CxHyFz(x,y,z는 0 또는 자연수)의 식각 가스를 이용한 건식식각으로 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 공정별 단면도이다. 여기서, 각 도면 및 설명은 미세 선폭의 게이트 형성을 예로 한다.

도 2a를 참조하면, 실리콘 기판(1) 상에 게이트 산화막(2)과 게이트 실리콘막(3)을 차례로 형성한 후, 상기 게이트 실리콘막(3) 상에 반사방지막(4)을 형성한다. 그런다음, 상기 반사방지막(4) 상에 248㎚ 대역의 KrF 광원에 반응하는 레지스트를 도포한 후, KrF 광원을 이용한 노광 공정과 현상 공정을 차례로 진행하여 게이트가 형성될 영역 상부에 형성하고자 하는 패턴 보다 큰 선폭, 예컨데, 0.18㎛ 정도의 스페이스 패턴(space pattern : 6)을 갖는 레지스트 패턴(5)을 형성한다.

도 2b를 참조하면, 레지스트 패턴(5)의 스페이스 패턴(6)으로부터 노출된 반사방지막 부분을 O2 또는 O2를 포함한 N2 등의 식각 가스와 He, Ar 등의 첨가 가스를 이용하여 건식식각한다.

도 2c를 참조하면, 스페이스 패턴(6)을 포함한 레지스트 패턴(5) 상에 레지스트의 유리화 온도(glass temperature) 전후의 온도 대역인 200℃ 이하의 저온 증착 공정에 따라 200∼500Å의 두께로 질화막을 증착한다. 그런다음, 상기 질화막을 CxHyFz(x,y,z는 0 또는 자연수) 가스와 O2, N2, Ar, He 등의 가스를 이용하여 전면 식각하고, 이를 통해, 레지스트 패턴(5)의 스페이서 패턴(6) 측벽에 질화막 스페이서(7)를 형성한다.

도 2d를 참조하면, 상기 단계까지의 기판 결과물 상에 스페이스 패턴(6)이 완전 매립되도록 재차 저온 증착 공정으로 저온 산화막(7)을 증착한다. 그런다음, 레지스트 패턴(5)이 노출되도록 상기 저온 산화막(7)을 에치백(etcback)하거나, 또는, CxHyFz(x,y,z는 0 또는 자연수) 가스에서 산화막 대 질화막의 선택비를 조절하고자 x,y,z의 비율이 다른 식각 가스를 이용하여 C/F 비율(ratio)을 변경하는 방법으로 식각한다.

도 2e를 참조하면, 산소 가스를 이용한 레지스트 스트립(strip) 공정에 따라 레지스트 패턴을 제거한다. 여기서, 상기 레지스트 패턴의 제거는 산소를 포함하여 N2, He, Ar 등의 첨가 가스를 이용하여 플라즈마를 희석시키거나, 플라즈마의 균일도를 증가시켜서 레지스트의 제거가 용이하도록 한다.

또한, 상기 레지스트 패턴은 H2SO4 및 H2O2 등의 산화 용액을 이용하거나, 하이드록실 아민(Hydroxyl amine : NH2OH) 등을 이용하는 솔벤트를 이용하여 습식 방식으로 제거하는 것도 가능하다.

도 2f를 참조하면, 저온 산화막(8)만이 잔류되도록 인산(H3PO4) 용액을 이용한 습식 식각으로 질화막 스페이서를 제거한다. 이때, 상기 질화막 스페이서의 제거는 CxHyFz(x,y,z는 0 또는 자연수) 등의 식각 가스를 이용한 건식식각으로도 제거 가능하다.

여기서, 상기 잔류된 저온 산화막(8)은 레지스트 패턴에서의 스페이스 패턴의 선폭이 0.18㎛ 정도였고, 질화막 스페이서의 폭이 0.02∼0.05㎛ 정도였던 것과 관련해서, 그 선폭은 0.13㎛ 이하를 갖게 된다. 특히, 상기 0.13㎛ 이하의 선폭을 갖는 저온 산화막(8)은 ArF 레지스트를 이용하여 형성한 것이 아니라 KrF 레지스트를 사용하여 형성하였으므로, 그 형성후 스트리에이션 및 위글링 현상은 거의 나타나지 않는다.

이후, 도시하지는 않았으나, 상기 저온 산화막(8)을 하드마스크로 이용해서 그 아래의 게이트 실리콘막(3) 및 게이트 산화막(2)을 식각하여 마찬가지로 0.13㎛ 이하의 미세 선폭을 갖는 게이트를 형성하며, 그리고나서, 공지된 일련의 후속 공정들을 진행한다.

이상에서와 같이, 본 발명은 193㎚ 파장의 ArF 광원 및 그에 대응하는 레지스트를 이용하지 않고, 248㎚ 파장의 KrF 광원 및 그에 대응하는 레지스트를 사용하여 0.13㎛ 이하의 미세 패턴을 형성하므로, ArF 레지스트를 식각 장벽으로 한 건식식각 과정에서 레지스트의 국부적 증발 및 응집에 의해 스트리에이션 및 위글링 현상 등이 발생되는 것을 방지할 수 있다.

따라서, 본 발명은 0.13㎛ 이하의 선폭을 갖는 패턴을 형성하면서도 상기한 스트리에이션 및 위글링 현상 등의 발생을 방지할 수 있으므로 소자 특성 및 수율을 개선시킬 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

도 1은 종래 ArF 레지스트에서 나타나는 스트리에이션 및 위글링 현상을 보여주는 사진.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 게이트 산화막

3 : 게이트 실리콘막 4 : 반사방지막

5 : 레지스트 패턴 6 : 스페이스 패턴

7 : 질화막 스페이서 8 : 저온 산화막

Claims (6)

1. 실리콘 기판 상에 248㎚ 파장의 KrF 광원에 반응하는 레지스트로 이루어지면서 형성하고자 하는 선폭 보다 큰 선폭의 스페이스 패턴(space pattern)을 갖는 레지스트 패턴을 형성하는 단계;

   상기 레지스트 패턴의 스페이스 패턴 측벽에 질화막 스페이서를 형성하는 단계;

   상기 스페이스 패턴을 포함한 레지스트 패턴 상에 저온 산화막을 증착하는 단계;

   상기 레지스트 패턴 상의 저온 산화막 부분을 식각하여 제거하는 단계;

   상기 레지스트 패턴 및 질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
2. 제 1 항에 있어서, 상기 스페이스 패턴은 0.18㎛ 정도의 선폭을 갖는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
3. 제 1 항에 있어서, 상기 저온 산화막은 200℃ 이하의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
4. 제 1 항에 있어서, 상기 레지스트 패턴을 제거하는 단계는 레지스트의 제거가 용이하도록 산소를 포함하여 N2, He, Ar의 첨가 가스를 이용하여 플라즈마를 희석시키거나 플라즈마의 균일도를 증가시켜 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
5. 제 1 항에 있어서, 상기 레지스트 패턴을 제거하는 단계는 H2SO4 및 H2O2의 산화 용액을 이용하거나 하이드록실 아민(Hydroxyl amine)을 이용한 습식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
6. 제 1 항에 있어서, 상기 질화막 스페이서를 제거하는 단계는 인산(H3PO4) 용액을 이용한 습식 식각, 또는, CxHyFz(x,y,z는 0 또는 자연수)의 식각 가스를 이용한 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.