CN112447519A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN112447519A
CN112447519A CN201910833642.2A CN201910833642A CN112447519A CN 112447519 A CN112447519 A CN 112447519A CN 201910833642 A CN201910833642 A CN 201910833642A CN 112447519 A CN112447519 A CN 112447519A
Authority
CN
China
Prior art keywords
layer
substrate
etching process
etching
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910833642.2A
Other languages
English (en)
Inventor
龚申旻
郑二虎
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910833642.2A priority Critical patent/CN112447519A/zh
Publication of CN112447519A publication Critical patent/CN112447519A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种半导体器件的形成方法,其形成方法包括:提供衬底,在所述衬底上形成分立排布的芯层;在所述衬底上、所述芯层的侧壁及顶部形成侧墙层;采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部,所述氧化刻蚀工艺包括:采用氧化工艺,对所述侧墙层进行氧化处理;采用刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理。本发明提高了芯层侧壁上的侧墙层的质量,为形成质量好的鳍部做准备,从而使得形成的半导体器件的质量得到提高。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件朝着更高的元件密度,以及更高的集成度的方向发展。器件作为最基本的半导体器件,目前正被广泛应用,传统的平面器件对沟道电流的控制能力变弱,产生短沟道效应而导致漏电流,最终影响半导体器件的电学性。
为了克服器件的短沟道效应,抑制漏电流,现有技术提出了鳍式场效应晶体管(Fin FET),鳍式场效应晶体管是一种常见的多栅器件,鳍式场效应晶体管的结构包括:位于半导体衬底表面的鳍部和隔离结构,所述隔离结构覆盖部分所述鳍部的侧壁,位于衬底上且横跨的栅极结构;位于所述栅极结构两侧的鳍部内的源区和漏区。随着半导体器件尺寸的缩小,对鳍式场效应晶体管每个部件的形成都提出更加苛刻的要求。
然而利用目前的方法形成的鳍部,由于鳍部的边缘和侧壁的形貌均匀性差,导致鳍式场效应晶体管的阈值电压发生偏移,影响鳍式场效应晶体管性能的稳定性。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法,提高芯层侧壁上的侧墙层的质量,为形成质量好的鳍部做准备,从而使得形成的半导体器件的质量得到提高。
为解决上述问题,本发明提供一种半导体器件的形成方法,包括:提供衬底,在所述衬底上形成分立排布的芯层;在所述衬底上、所述芯层的侧壁及顶部形成侧墙层;采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部,所述氧化刻蚀工艺包括:采用氧化工艺,对所述侧墙层进行氧化处理;采用刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理。
可选的,所述氧化工艺的工艺参数包括:反应气体为氧气,氧气的气体流量在150~300sccm之间,反应时间为10~20秒、腔室压强为10~20毫托、功率为950~1500瓦、电压差为80~120V。
可选的,所述刻蚀工艺包括第一刻蚀工艺和第二刻蚀工艺。
可选的,所述第一刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH2F2、Ar以及氧气,所述CH2F2的气体流量为20~50sccm,所述Ar的气体流量为80~120sccm,所述氧气的气体流量为15~30sccm、反应腔室压强在10~20毫托,刻蚀时间为10~20秒、功率为200~300瓦、电压差为100~200V。
可选的,所述第二刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH3F、Ar以及氧气,其中所述CH3F的气体流量为200~250sccm,所述Ar的气体流量为250~350sccm、所述氧气的气体流量为100~150sccm,反应腔室压强在50~80毫托、刻蚀时间为30~40秒、功率为600~800瓦、电压差为300~500V。
可选的,所述氧化刻蚀工艺的次数为N次,1≤N≤4,N为大于等于1的自然数。
可选的,当所述N大于1时,采用第一次刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理后,在露出所述衬底及所述芯层顶部之前,还包括采用N-1次的氧化刻蚀工艺处理所述侧墙层。
可选的,在所述衬底上形成分立排布的芯层之前,还包括:在所述衬底上形成保护层。
可选的,所述芯层的材料包括多晶硅、无定形硅、无定形碳、氮化硅或氧化硅中的一种或多种。
可选的,采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部之后,还包括:去除所述芯层。
可选的,去除所述芯层之后,还包括:以采用氧化刻蚀工艺处理后的所述侧墙层掩膜,刻蚀部分厚度的衬底,在所述衬底上形成分立排布的鳍部。
与现有技术相比,本发明的技术方案具有以下优点:
在衬底上、芯层的侧壁和顶部形成侧墙层之后,采用氧化刻蚀工艺处理侧墙层,至露出衬底及芯层顶部,其中氧化刻蚀工艺包括:采用氧化工艺对侧墙层进行氧化处理,之后采用刻蚀工艺刻蚀经过氧化处理的侧墙层,至露出衬底和芯层的顶部,这样可以在芯层的侧壁上形成形貌差异性小、均匀性好的侧墙层,在后续去除芯层,以侧墙层为掩膜形成鳍部时,能够形成质量好的鳍部,从而使得形成的半导体器件的性能和稳定性得到提高。这是因为在刻蚀侧墙层之前,对侧墙层进行氧化处理,经过氧化处理后的侧墙层上形成有氧化层,在刻蚀经过氧化处理后的侧墙层时,氧化层可以作为刻蚀的缓冲层和保护层,这样氧化层覆盖多的区域,侧墙层在刻蚀过程中越不容易被刻蚀掉,氧化层覆盖少的区域,侧墙层在刻蚀过程中越容易被刻蚀掉,从而可以调整形成的侧墙层的形貌,降低芯层侧壁上的侧墙层的差异性,提高芯层侧壁上的侧墙层的均匀性,从而为后续形成质量好的鳍部铺垫,提高形成的半导体器件的性能。
附图说明
图1至图4是一实施例中半导体器件形成过程的结构示意图;
图5至图11是本发明第一实施例中半导体器件形成过程的结构示意图;
图12至图15是本发明第二实施例中半导体器件形成过程的结构示意图。
具体实施方式
鳍式场效应晶体管的结构包括位于衬底表面的鳍部和横跨鳍部的栅极结构,位于栅极结构两侧的鳍部内的源区和漏区。其中鳍部的成形质量严重影响着形成的半导体器件的性能。目前形成的鳍部具有较差的质量,这样使得形成的半导体器件的性能不稳定,从而限制了半导体器件的使用。具体形成过程参考图1至图4。
首先参考图1,提供衬底1,在所述衬底1上形成分立排布的芯层2。
参考图2,在所述衬底1上、所述芯层2的顶部和侧壁上形成侧墙层3。
参考图3,刻蚀所述侧墙层3直至暴露出所述衬底1以及所述芯层2的顶部。
参考图4,去除所述芯层2,以所述侧墙层3为掩膜,刻蚀部分厚度的所述衬底1,在所述衬底1上形成若干分立排布的鳍部4,去除所述侧墙层3。
发明人发现,利用这种方法形成的鳍部质量差,这样利用这种鳍部形成的半导体器件具有较差的性能稳定性,限制了半导体器件的使用。这是因为利用在衬底上,芯层的侧壁和顶部上形成侧墙层之后,刻蚀侧墙层直至暴露出衬底和芯层的顶部,之后去除芯层以侧墙层为掩膜刻蚀部分厚度的衬底时,在衬底上形成的鳍部差异性大,导致形成的半导体器件具有较差的性能,这是因为在衬底上留有的侧墙层之间的差异性较大,这样在以侧墙层为掩膜刻蚀部分厚度的衬底形成鳍部的时候,形成的鳍部之间的差异性就很大,这样导致形成的半导体器件的性能不稳定,电学性能差,限制了半导体器件的使用。
发明人研究发现,在衬底上、芯层的侧壁和顶部形成侧墙层之后,先对侧墙层进行氧化处理在侧墙层上形成氧化层后,再对侧墙层进行刻蚀的处理,由于形成的氧化层在刻蚀的过程中可以起到保护侧墙层的作用,所以在刻蚀的过程中,覆盖较多氧化层的侧墙层受到的刻蚀作用小,覆盖较少氧化层的侧墙层受到的刻蚀作用大,这样使得刻蚀后形成的侧墙层的形貌得到调整,使得形成的侧墙层的形貌差异性得到减小,从而去除芯层,以侧墙层为掩膜刻蚀部分厚度的衬底形成鳍部时,便可以形成差异性较小的鳍部,提高了形成的鳍部的质量,从而提高了形成的半导体器件的性能和稳定性。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图5至图11是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图5,提供衬底100,在所述衬底100上形成分立排布的芯层200。
所述衬底100可以是单晶硅,多晶硅或非晶硅;所述衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料;本实施例中,所述衬底100的材料为单晶硅。
本实施例中,在所述衬底100上形成分立排布的所述芯层200之前,在所述衬底上形成保护层110;其他实施例中,在形成所述芯层之前,在所述衬底上不形成所述保护层110。
本实施例中,所述保护层110的材料为氧化硅;其他实施例中,所述保护层110的材料还可为碳氧化硅等。
本实施例中,采用化学气相沉积法形成所述保护层110;其他实施例中,还可采用原子层气相沉积法或物理气相沉积法形成所述保护层110。
本实施例中,形成所述保护层110的工艺参数包括:采用的气体包括氧气、氨气(NH3)、和N(SiH3)3气体,氧气的流量为20sccm~10000sccm,氨气(NH3)气体的流量为20sccm~10000sccm,N(SiH3)3气体的流量为20sccm~10000sccm,腔室压强为0.01~10托,温度为30℃~90℃。
本实施例中,在所述衬底100上形成所述保护层110的目的是保护所述衬底100的表面在后续的工艺中不遭到损伤,保证所述衬底100具有质量好的表面,从而后续形成鳍部的时候,鳍部的表面也能够具有很好的质量,从而提高形成的半导体器件的性能。
本实施例中,所述芯层200的材料为多晶硅;其他实施例中,所述芯层200的材料还可为无定形硅、无定形碳、氮化硅或氧化硅中的一种或多种。
参考图6,在所述衬底100上、所述芯层200的侧壁及顶部形成侧墙层300。
本实施例中,所述侧墙层300的材料为氮化硅;其他实施例中,所述侧墙层300的材料还可为碳化硅、氮氧化硅或碳氧化硅等。
本实施例中,采用化学气相沉积法形成所述侧墙层300;其他实施例中,还可采用物理气相沉积法或原子层气相沉积法形成所述侧墙层300。
本实施例中,所述化学气相沉积法的工艺参数包括:采用的气体包括DCS气体掺杂SiH2Cl2或者氨气(NH3),所述气体的流量为1500~4000sccm;温度为200~600℃;刻蚀压强为1~10毫托。
在所述衬底100上、所述芯层200的侧壁及顶部形成侧墙层300之后,采用氧化刻蚀工艺处理所述侧墙层300,至露出所述衬底100及所述芯层200顶部,所述氧化刻蚀工艺包括:采用氧化工艺,对所述侧墙层进行氧化处理;采用刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理,具体过程参考图7至图9。
所述氧化刻蚀工艺的次数为N次,1≤N≤4,N为大于等于1的自然数。
本实施例中,所述1≤N≤4,当所述N小于1时,即不采用氧化刻蚀工艺处理所述侧墙层,这样在所述芯层200的侧壁形成的所述侧墙层300的质量差、均匀性差,从而后续不能形成质量好的鳍部,导致形成的半导体器件具有较差的性能;当所述N大于4时,此时采用的氧化刻蚀工艺的次数太多,虽然在所述芯层200的侧壁上能够形成质量很好的侧墙层300,但是由于采用的氧化刻蚀工艺次数太多,降低了生产效率,提高了成本。
本实施例中,N=1,即采用1次所述氧化刻蚀工艺处理所述侧墙层300,至露出所述衬底100及所述芯层200顶部;其他实施例中,还可采用2次、3次或4次所述氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部。
参考图7,采用氧化工艺,对所述侧墙层300进行氧化处理。
图中带箭头的线表示氧化工艺中,离子的流向。
本实施例中,所述氧化工艺的工艺参数包括:反应气体为氧气,氧气的气体流量在150~300sccm之间,反应时间为10~20秒、腔室压强为10~20毫托、功率为950~1500瓦、电压差为80~120V,综合多方面的参数,能够在所述侧墙层300上形成均匀性好的氧化层。
本实施例中,所述电压差为连续地电压差;其他实施例中,所述电压差还可为不连续的电压差。
本实施例中,采用等离子体氧化技术对所述侧墙层300进行氧化处理,当所述电压差小于80V的时候,在等离子体氧化处理的过程中,由于电压差的值较小,这样能够提供吸附等离子体的拉力小,由于拉力小导致在侧墙层的表面形成质量差的氧化层;当所述电压差大于120V的时候,此时由于电压差的值较大,这样能够提供吸附等离子体的拉力大,这样能够提供吸附等离子体的力就大,从而能够形成质量好的氧化层,但是电压差太大,产生的功耗越大,成本增大。
本实施例中,对所述侧墙层300进行氧化处理,从而在所述侧墙层300上形成氧化层310,通过工艺参数的控制,在所述侧墙层300不同的区域形成需要厚度的氧化层310,由于氧化层310在刻蚀的过程中能够起到保护和缓冲的作用,从而所述侧墙层300不同区域受到的刻蚀作用不同,使得刻蚀后所述侧墙层300的形貌得到改变,从而便于后续进行刻蚀工艺时,调整形成的侧墙层的均匀性。
采用刻蚀工艺,对经过氧化处理后的所述侧墙层300进行刻蚀处理,至露出所述衬底100及所述芯层200顶部。
本实施例中,所述刻蚀工艺包括第一刻蚀工艺和第二刻蚀工艺,具体参考图8至图9。
参考图8,采用第一刻蚀工艺,对经过氧化处理后的所述侧墙层300进行刻蚀处理,露出所述衬底100的表面。
本实施例中,所述第一刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH2F2、Ar以及氧气,所述CH2F2的气体流量为20~50sccm,所述Ar的气体流量为80~120sccm,所述氧气的气体流量为15~30sccm、反应腔室压强在10~20毫托,刻蚀时间为10~20秒、功率为200~300瓦、电压差为100~200V。
本实施例中,所述CH2F2的气体流量为20~50sccm,所述Ar的气体流量为80~120sccm,所述氧气的气体流量为15~30sccm,利用这种刻蚀气体比例形成的侧墙层形貌质量高。当其中任意一种气体的气体流量发生变化,产生的刻蚀效果就不同,形成的侧墙层的形貌就受到影响。
本实施例中,所述第一刻蚀工艺为主刻蚀,主要是基本上设定好在芯层200的侧壁形成的侧墙层的大体形貌。
本实施例中,由于氧化层的存在,在第一刻蚀工艺过程中,覆盖较多氧化层区域的侧墙层受到的刻蚀作用小,覆盖较少氧化层区域的侧墙层受到的刻蚀作用强,这样在第一刻蚀工艺过程中,侧墙层的形貌得到改变,由于氧化层的存在,便于控制形成的侧墙层的形状,从而便于形成对称性、均匀性都比较好的侧墙层。
参考图9,采用第二刻蚀工艺,对经过氧化处理后的所述侧墙层300进行刻蚀处理,至露出所述芯层200的顶部。
本实施例中,所述第二刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH3F、Ar以及氧气,其中所述CH3F的气体流量为200~250sccm,所述Ar的气体流量为250~350sccm、所述氧气的气体流量为100~150sccm,反应腔室压强在50~80毫托、刻蚀时间为30~40秒、功率为600~800瓦、电压差为300~500V。
本实施例中,所述第二刻蚀工艺为辅助刻蚀,目的是对经过第一次刻蚀工艺之后形成的侧墙层进行边幅的调整和修饰,保证最终在所述芯层200的侧壁上形成均匀性好、形貌差异性小的侧墙层,为后续形成质量好的鳍部做好铺垫。
本实施例中,由于刻蚀过程中存在氧化层310,侧墙层300的有效高度(即图中H)以及侧墙层300的宽度(即图中W)都得到改变,从而使得最终在所述芯层200侧壁上形成的所述侧墙层300的质量得到提高,便于后续形成鳍部的时候,提高形成的鳍部的质量,从而使得形成的半导体器件的性能得到提高。
参考图10,去除所述芯层200。
本实施例中,采用湿法刻蚀去除所述芯层200;其他实施例中,还可采用干法刻蚀或灰化等工艺去除所述芯层200。
本实施例中,所述湿法刻蚀的工艺参数包括:刻蚀液为四甲基氢氧化铵溶液,温度为20摄氏度~80摄氏度,所述四甲基氢氧化铵溶液的体积百分比为10%~80%。
本实施例中,采用湿法刻蚀去除所述芯层200的原因是,湿法刻蚀具有很好的刻蚀选择比,在去除所述芯层200的过程中,保证对所述芯层200侧壁的所述侧墙层300不产生伤害。
参考图11,以所述侧墙层300为掩膜,刻蚀部分厚度的衬底100,在所述衬底100上形成分立排布的鳍部400,去除所述侧墙层300。
本实施例中,采用干法刻蚀工艺形成鳍部400;其他实施例中,还可采用湿法刻蚀形成所述鳍部400。
本实施例中,所述干法刻蚀工艺的参数包括:采用的刻蚀气氛为、氧气(O2)、CH3F气体以及氦气(He)混合气氛,所述氧气(O2)的气体流量为5~9005sccm、所述CH3F气体的气体流量为60~8000sccm、所述氦气(He)的气体流量为60~2000sccm,反应时间为50~10000s。
利用上述方法形成的一种半导体器件,包括:衬底100;若干鳍部400,分立排布于所述衬底100上;保护层110,位于所述鳍部400的顶部。
第二实施例
图12至图15是本发明第二实施例中半导体器件形成过程的结构示意图。
本实施例与第一实施例的差别在于,采用多次氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部。
所述氧化刻蚀工艺的次数为N次,1≤N≤4,N为大于等于1的自然数。
本实施例中,N=2,即采用2次氧化刻蚀工艺处理所述侧墙层,直至露出所述衬底及所述芯层顶部;其他实施例中,还可采用3次或4次所述氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部。
从提供衬底到形成所述侧墙层的过程与第一实施例相同,具体参考图5至图6,这里不再累赘说明。
参考图12,采用氧化工艺,对所述侧墙层300进行第一次氧化处理。
本实施例中,经过第一次氧化处理后,在所述侧墙层300上形成氧化层310,所述氧化层310同样起到保护和缓冲的作用。
本实施例中,所述第一次氧化处理的工艺参数与第一实施例中相同,这里不再累赘说明。
参考图13,采用刻蚀工艺,对经过第一次氧化处理后的所述侧墙层300进行第一次刻蚀工艺处理。
本实施例中,所述第一次刻蚀工艺包括第一刻蚀工艺和第二刻蚀工艺。所述第一刻蚀工艺与第一实施例中的第一刻蚀工艺相同,都是主刻蚀工艺,主要是基本上设定好在芯层200的侧壁形成的侧墙层的大体形貌;所述第二刻蚀工艺与第一实施例中的第二刻蚀工艺相同,起到对经过第一次刻蚀工艺之后形成的侧墙层进行边幅的调整和修饰。
本实施例中,经过第一次刻蚀工艺处理后,没有暴露出所述芯层200的顶部;其他实施例中,经过第一次刻蚀工艺处理后,可以暴露出所述芯层200的顶部。
参考图14,采用氧化工艺,对经过第一次刻蚀工艺处理后的所述侧墙层300进行第二次氧化处理形成氧化层310。
本实施例中,第二次氧化处理的工艺参数与第一实施例中相同,这里不再累赘说明。
参考图15,采用刻蚀工艺,对经过第二次氧化处理后的所述侧墙层300进行第二次刻蚀工艺处理,至露出所述衬底100和所述芯层200的顶部。
本实施例中,第二次刻蚀工艺处理与第一实施例中的刻蚀工艺相同。
本实施例中,采用2次氧化刻蚀工艺处理所述侧墙层,直至露出所述衬底及所述芯层顶部,这样可以保证在所述芯层200的侧壁形成质量更好、均匀性更高以及形貌差异性更小的所述侧墙层300。
本实施例中,所述第二次刻蚀工艺也包括第一刻蚀工艺和第二刻蚀工艺。利用第二次刻蚀工艺,对经过第一次刻蚀工艺处理后的所述侧墙层300的形貌再次修整,从而提高最终在所述芯层200的侧壁形成质量好的所述侧墙层300。
采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部之后,形成鳍部的过程与第一实施例中相同,具体参考图10至图11。
利用上述方法形成的一种半导体器件,包括:衬底100;若干鳍部400,分立排布于所述衬底100上;保护层110,位于所述鳍部400的顶部。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件的形成方法,其特征在于,包括:
提供衬底,在所述衬底上形成分立排布的芯层;
在所述衬底上、所述芯层的侧壁及顶部形成侧墙层;
采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部,所述氧化刻蚀工艺包括:
采用氧化工艺,对所述侧墙层进行氧化处理;
采用刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理。
2.如权利要求1所述的形成方法,其特征在于,所述氧化工艺的工艺参数包括:反应气体为氧气,氧气的气体流量在150~300sccm之间,反应时间为10~20秒、腔室压强为10~20毫托、功率为950~1500瓦、电压差为80~120V。
3.如权利要求1所述的形成方法,其特征在于,所述刻蚀工艺包括第一刻蚀工艺和第二刻蚀工艺。
4.如权利要求3所述的形成方法,其特征在于,所述第一刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH2F2、Ar以及氧气,所述CH2F2的气体流量为20~50sccm,所述Ar的气体流量为80~120sccm,所述氧气的气体流量为15~30sccm、反应腔室压强在10~20毫托,刻蚀时间为10~20秒、功率为200~300瓦、电压差为100~200V。
5.如权利要求3所述的形成方法,其特征在于,所述第二刻蚀工艺的工艺参数包括:采用的刻蚀气体包括CH3F、Ar以及氧气,其中所述CH3F的气体流量为200~250sccm,所述Ar的气体流量为250~350sccm、所述氧气的气体流量为100~150sccm,反应腔室压强在50~80毫托、刻蚀时间为30~40秒、功率为600~800瓦、电压差为300~500V。
6.如权利要求1所述的形成方法,其特征在于,所述氧化刻蚀工艺的次数为N次,1≤N≤4,N为大于等于1的自然数。
7.如权利要求6所述的形成方法,其特征在于,当所述N大于1时,采用第一次刻蚀工艺,对经过氧化处理后的所述侧墙层进行刻蚀处理后,在露出所述衬底及所述芯层顶部之前,还包括采用N-1次的氧化刻蚀工艺处理所述侧墙层。
8.如权利要求1所述的形成方法,其特征在于,在所述衬底上形成分立排布的芯层之前,还包括:在所述衬底上形成保护层。
9.如权利要求1所述的形成方法,其特征在于,所述芯层的材料包括多晶硅、无定形硅、无定形碳、氮化硅或氧化硅中的一种或多种。
10.如权利要求1所述的形成方法,其特征在于,采用氧化刻蚀工艺处理所述侧墙层,至露出所述衬底及所述芯层顶部之后,还包括:去除所述芯层。
11.如权利要求10所述的形成方法,其特征在于,去除所述芯层之后,还包括:以采用氧化刻蚀工艺处理后的所述侧墙层掩膜,刻蚀部分厚度的衬底,在所述衬底上形成分立排布的鳍部。
CN201910833642.2A 2019-09-04 2019-09-04 半导体器件的形成方法 Pending CN112447519A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910833642.2A CN112447519A (zh) 2019-09-04 2019-09-04 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910833642.2A CN112447519A (zh) 2019-09-04 2019-09-04 半导体器件的形成方法

Publications (1)

Publication Number Publication Date
CN112447519A true CN112447519A (zh) 2021-03-05

Family

ID=74734035

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910833642.2A Pending CN112447519A (zh) 2019-09-04 2019-09-04 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN112447519A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315157A (zh) * 2010-08-11 2012-01-11 上海集成电路研发中心有限公司 一种tsv通孔形成方法和tsv通孔修正方法
CN102723271A (zh) * 2012-06-20 2012-10-10 上海华力微电子有限公司 一种形成厚度均匀二氧化硅侧墙的方法
CN103177961A (zh) * 2011-12-20 2013-06-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN103177949A (zh) * 2011-12-23 2013-06-26 上海华虹Nec电子有限公司 金属硅化物栅极的形成方法
CN103811416A (zh) * 2014-02-27 2014-05-21 华进半导体封装先导技术研发中心有限公司 硅通孔侧壁的平坦化方法
CN105489558A (zh) * 2015-12-04 2016-04-13 上海华虹宏力半导体制造有限公司 改善闪存器件性能的方法
CN106558555A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN107045981A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315157A (zh) * 2010-08-11 2012-01-11 上海集成电路研发中心有限公司 一种tsv通孔形成方法和tsv通孔修正方法
CN103177961A (zh) * 2011-12-20 2013-06-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN103177949A (zh) * 2011-12-23 2013-06-26 上海华虹Nec电子有限公司 金属硅化物栅极的形成方法
CN102723271A (zh) * 2012-06-20 2012-10-10 上海华力微电子有限公司 一种形成厚度均匀二氧化硅侧墙的方法
CN103811416A (zh) * 2014-02-27 2014-05-21 华进半导体封装先导技术研发中心有限公司 硅通孔侧壁的平坦化方法
CN106558555A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN105489558A (zh) * 2015-12-04 2016-04-13 上海华虹宏力半导体制造有限公司 改善闪存器件性能的方法
CN107045981A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
KR101691717B1 (ko) 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법
JP6499654B2 (ja) シリコン基板上に堆積されたマスクの選択的エッチング方法
US9379220B2 (en) FinFET device structure and methods of making same
US9437418B2 (en) Method for forming spacers for a transistor gate
CN109994547B (zh) 半导体器件及其形成方法
KR102222909B1 (ko) 반도체 소자의 제조방법
CN106952810B (zh) 半导体结构的制造方法
CN106847683B (zh) 提高鳍式场效应管性能的方法
US20180047613A1 (en) Semiconductor device and fabrication method thereof
CN106935635B (zh) 半导体结构的形成方法
TW200839866A (en) Methods for recess etching
CN111129142A (zh) 半导体器件及其形成方法
CN105226022B (zh) 半导体结构的形成方法
US20230118901A1 (en) Semiconductor device
US8728948B2 (en) Method of manufacturing semiconductor device
CN113113308B (zh) 半导体器件及其形成方法
CN112447519A (zh) 半导体器件的形成方法
US20220293413A1 (en) Pattern Formation Through Mask Stress Management and Resulting Structures
US11508833B2 (en) Semiconductor device and fabrication method thereof
US11476165B2 (en) Semiconductor devices and forming methods thereof
CN104051263A (zh) 一种半导体器件的制备方法
KR102676539B1 (ko) 마스크 응력 관리를 통한 향상된 패턴 형성 및 이에 따른 구조체
CN109786457B (zh) 半导体器件及其形成方法
CN107437494B (zh) 半导体结构的形成方法
CN105655254B (zh) 晶体管的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination