KR20020083132A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20020083132A
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하야시데쯔야
다까하시도시후미
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닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 기판의 양면에 성막함으로써 형성되는 후면막 (backside film) 을 제거함으로써 야기되는 불순물의 발생을 억제하여, 반도체 기판 (301) 상에 만족스럽게 높은 수율과 생산성을 달성하기 위해, 양면성장을 통해 다결정 실리콘막 (303) 을 형성하고, 반도체 기판 (301) 의 전면상에 실리사이드막 (304) 을 형성하고, 상기 다결정 (polycrystalline) 실리콘막 (303) 과 실리사이드막 (304) 을 형상화하여 게이트 전극 (303a) 를 형성한다. 그 후, 반도체 기판 (301) 상에 양면 성장을 통해 측벽 형성을 위한 절연막을 형성하여 게이트 전극 (303a) 을 피복하고, 반도체 기판 (301) 의 전면에 형성된 측벽 형성을 위한 절연막을 에칭하여 측벽막을 형성한다. 반도체 기판 (301) 의 전면에만 층간 절연막을 형성하여 게이트 전극 (303a) 를 피복하고, 그 후 반도체 기판 (301) 의 후면측상에 다결정 실리콘막 (303) 및 측벽 형성을 위한 절연막을 형성하고, 후면으로부터 깊이 방향으로 상기 반도체 기판 (301) 일부를 그라인딩하여 제거하고, 반도체 장치를 제조한다.

Description

반도체 장치의 제조 방법 {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기판의 양면에 성막함으로써 형성되는 후면막에 관한 것이다.
반도체 기판위에 박막이 형성되어질때, 성막 방법, 제조 방법의 단계의 흐름, 사용된 장치에 따라서, 반도체 기판의 전면 및 후면 (양면 성장) 이나 전면에만 (단면 성장) 막이 성장된다.
예를 들어 막을 일반적으로 LP-CVD (저압 화학 기상 증착) 에 의해 성장하기 때문에, 게이트 전극 등을 제조하기 위한 다결정 실리콘막, 측벽막을 형성하기 위한 절연막, 층간 절연막 등을 형성하는 경우, 반도체 기판의 전면 뿐만 아니라 후면에도 막증착이 진행된다.
그 후, 이런 종류의 후면막은 하기 이유로 제거된다.
첫째로, 전술한 막의 형성후에 또 다른 막을 CVD 방법에 의해 형성하는 경우에, 후면막을 제거하지 않으면 CVD 장치상에 반도체 기판을 만족스럽게 고정할 수 없다. 둘째로, 제조 방법 단계에서 반도체 기판의 반송시, 어떤 후면막의 존재도 반도체 기판이 충분하게 반송 수단위에 밀착하는 것을 방지할 수 있다. 셋째로, 포토리소그래피를 수행하는 단계에서, 어떠한 후면막이 잔존하면 노광 촛점이 변경될 수도 있다.
전술한 이유로, 종래의 제조 방법으로 반도체 기판의 양면에 박막을 성막하는 경우, 후면막을 제거하는 단계를 다른 단계를 수행하기 이전에 수행한다. 다른 모든 단계를 완성된 후에, 반도체 기판을 후면으로부터 그라인딩하여 소정의 두께로 형성한다.
그러나, 박막을 양면 성장에 의해 형성한 후 후면막 부분을 제거하는, 반도체 장치를 제조하는 방법에 있어서, 그 제거 단계의 후속 단계에서 불순물 및 먼지가 발생되는 경우들이 있다.
예를 들어, 도 4 의 a 에 나타낸 바와 같이, 이 반도체 기판 (501) 상에 소자 분리 영역 (502) 이 형성된 후, 게이트 산화막 (503b) 이 성장된다. 그 후, 도 4 의 b 에서 나타낸 바와 같이, 게이트 전극을 제조하기 위한 다결정 실리콘막 (503) 이 약 200nm 두께로 형성된다. 일반적으로, 그 형성 방법에 LP-CVD 방법을 채택하기 때문에, 반도체 기판 (501) 의 전면 및 후면에 다결정 실리콘막 (503) 이 성장된다. 그 결과, 반도체 기판 (501) 의 후면에 형성된 일부의 다결정 실리콘막 (503) 을 제거하기 위해, 에칭을 실행함으로써 도 4 의 c 에 나타낸 구조가얻어진다. 이 경우, 반도체 기판 (501) 의 전면 단부에 있는 일부의 다결정 실리콘막이 부분적으로 제거될 수도 있다. 또한, 필요하다면, 후면의 게이트 산화막 (503b) 도 제거될 수 있다.
그 후, 도 4 의 d 에 나타낸 바와 같이, 반도체 기판의 전면에만 약 200nm 두께인 실리사이드막 (504) 이 스퍼터링(sputtering) 방법을 사용하여 형성된다.
도 4 의 e 에 나타낸 바와 같이, 상기 설명한 바와 같이 제조된 다결정 실리콘막 (503) 및 실리사이드막 (504) 이 에칭되고, 게이트 전극으로 형성된다. 그러나, 어떤 경우에는, 도 4 의 e 에 나타낸 바와 같이, 게이트 전극을 형성하기 위해 수행된 에칭이 잔류물 (505) 을 잔존 시켜, 불순물 및 먼지의 발생을 야기한다.
또한, 게이트 전극이 형성된 후, 게이트 전극의 측벽상의 측벽막을 형성할 목적으로, 약 250nm 두께를 가진 절연막 (506)이 LP-CVD 방법에 의한 양면 성장을 통해 형성된다 (도 5 의 f). 다음으로, 도 5 의 g 에 나타낸 바와 같이, 전면측상에 있는 절연막 (506) 이 에칭되고, 게이트 전극 (503a) 측면에 측벽막 (506) 이 형성된다. 그 후, 도 5 의 h 에 나타낸 바와 같이, 반도체 기판의 후면에 형성된 절연막 (506) 이 에칭에 의해 제거되어지나, 이 경우에도 도 5 의 g 에 나타낸 바와 같이 불순물 및 먼지의 발생을 야기하는 잔류물 (507) 이 잔존된다.
상술한 바와 같이, 반도체 장치의 제조 단계에서 불순물 및 먼지가 발생되면, 충분한 수율을 달성할 수 없고, 불순물 및 먼지를 제거하기 위해 추가적인 에칭 단계가 필요하게 되어, 생산성을 감소시킨다.
또한, 후면막을 제거하는 단계를 반도체 기판의 후면을 최종적으로 그라인딩하는 단계와는 독립적으로 수행하기 때문에, 제조 방법은 불합리하게 복잡하게 되고, 이 경우에, 심지어 만족할 만한 생산성을 달성할 수 없다.
또한, 일본 특허 공개번호 제 266192/1997 호에서는, 웨이퍼의 후면 뿐만 아니라 전면에 막을 형성한 후, 전술한 웨이퍼의 전면상에 있는 전술한 막을 에칭하지만, 웨이퍼의 후면상에 있는 전술한 막은 잔존시키는 방법이 개시되어있다. 또한, 그 특허공보에서 설명된 방법에서는, 방법의 단계들이 진행됨에 따라, 반도체 기판의 후면에 폴리실리콘 (polysilicon) 층들 및 다른 재료들이 적층되며, 이층들이 최종 열처리 단계, 즉 열응력을 받는 800℃ - 850℃ 의 고온 처리후에 함께 박리되는 것으로 기재되어있다.
그럼에도 불구하고, 이 공보에서의 주요 관심 사항은, 반도체 기판이 전면 및 후면에 형성된 서로 다른 수의 막을 갖고 있을때, 열처리에 의해 반도체 기판에 발생되는 열응력이다. 따라서 이러한 열응력의 문제를, 전면 및 후면 양면상에 동일하게 성막하여 양면에 막의 질과 두께를 동일하게 만듬으로써 해결하지만, 이에는 불순물 및 먼지의 양의 저감에 대해서는 전혀 언급되어 있지 않다.
또한, 열단계가 완료된 후에 반도체 장치의 후면에 형성된 막이 박리되지만, 반도체 장치의 후면에 그라인딩을 적용하는 것에 대해서는 설명하고 있지 않다. 사실상, 이 공보의 방법에서는, 심지어 후면막이 박리 후에도, 열조사 없이 후면막을 형성할 수 있는 방법에 의해 또 다른 막을 성장할 수도 있다.
이상 설명한 바와 같이, 양면 성장을 통해 형성된 후면막을 제거함으로써 발생되는 불순물 및 먼지는 지금까지 심각한 문제로 생각하지 않았다. 이러한 배경하에, 본 발명자들은 이러한 불순물 및 먼지가 반도체 장치의 제조시 수율과 생산성을 낮추는 주요한 요인중의 하나가 될 수 있다고 생각했다. 따라서, 본 발명의 목적은 불순물 및 먼지의 발생을 억제하고 만족할 만한 수율과 생산성을 얻는 것이다. 또한, 본 발명의 또 다른 목적은 후면막을 제거하는 단계를 수행함과 동시에 반도체 기판의 후면을 그라인딩 단계를 수행함으로써 생산성 향상을 달성하는 것이다.
상기 문제들의 관점에서,
본 발명은 반도체 기판의 전면 및 후면 양면에 제 1 막을 형성하는 단계;
상기 반도체 기판의 후면에 형성된 상기 제 1 막 뿐만 아니라 그 후면으로부터 깊이 방향으로 상기 반도체 기판의 일부분을 그라인딩하여 제거하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
또한, 좀 더 자세히 설명하면,
본 발명은 반도체 기판의 전면 및 후면 양면상에 50nm 내지 150nm 의 두께로 다결정 실리콘막을 형성하는 단계;
상기 반도체 기판의 전면에만 상기 다결정 실리콘막상에 50nm 내지 200nm 의 두께로 실리사이드막을 형성하는 단계;
상기 다결정 실리콘막 및 상기 실리사이드막을 형상화하여 게이트 전극을 형성하는 단계;
상기 반도체 기판의 전면과 후면상에 50nm 내지 200nm 의 두께로 측벽 형성용 절연막을 형성하여 상기 게이트 전극을 피복하는 단계;
상기 반도체 기판의 전면에 형성된 측벽 형성용 상기 절연막을 에칭하여 상기 게이트 전극의 측면에 측벽막을 형성하는 단계;
상기 반도체 기판의 전면에만 500nm 내지 1.5㎛ 의 두께로 층간 절연막을 형성하여 상기 게이트 전극을 피복하는 단계;
상기 반도체 기판의 후면에 형성된 상기 다결정 실리콘막 및 측벽 형성용 상기 절연막 뿐만 아니라 후면으로부터 깊이 방향으로 상기 반도체 기판의 일부분을 그라인딩하여 제거하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
상기 제조 방법에서는, 반도체 기판의 전면 제조가 완료할 때까지, 양면 성장을 통해 형성된 어떤 후면막도 제거하지 않고, 전면 제조를 완성한 후, 반도체 기판의 후면을 그라인딩하는 단계에서 후면막들을 그라인딩에 의해서 모두 제거한다. 또한, 성막 방법으로는, 조건이 허락하는 한, 단면 성장 방법, 즉 반도체 기판의 후면상에 어떤 막도 성장되지 않는 방법을 채택해야 한다. 그 결과, 불순물의 발생을 잘 억제시킬 수 있으며, 만족할 만한 수율을 얻을 수 있다. 또한, 불순물을 제거하기 위해서 어떤 부가적인 에칭을 수행하는 것이 불필요하기 때문에, 제조방법이 간소화되고, 만족할 만한 생산성이 제공되어진다. 또한, 후면막의 제거를, 반도체 기판 후면의 최종 그라인딩과 함께 행하기 때문에, 제조 방법이 간소화되고, 생산성이 증대된다.
본 발명의 제조 방법에서는, 반도체 기판의 전면 제조가 완료할 때까지 양면성장을 통해 형성된 어떤 후면막도 제거하지 않고, 전면 제조를 완성한 후, 후면 그라인딩 단계에서 후면막을 함께 제거한다. 그 결과, 제조 방법이 박막의 양면 성장 단계를 포함하더라도, 전면을 제조하는 동안에 그 막의 일부가 웨이퍼 단부상에 불순물로서 잔존하는 것을 피할 수 있고, 우수한 수율과 생산성을 달성하기 쉽다.
도 1 는 본 발명에 따른 반도체 장치의 제조 방법의 단계를 설명하는 일련의 개략 단면도.
도 2 는 본 발명에 따른 반도체 장치의 제조 방법의 후속 단계를 설명하는 일련의 개략 단면도.
도 3 는 본 발명에 따른 반도체 장치의 제조 방법의 후속 단계를 설명하는 일련의 개략 단면도.
도 4 는 종래의 반도체 장치의 제조 방법의 단계를 설명하는 일련의 개략 단면도.
도 5 는 종래의 반도체 장치의 제조 방법의 후속 단계를 설명하는 일련의 개략 단면도.
도 6 는 종래의 반도체 장치의 제조 방법의 단계를 설명하는 또 다른 일련의 개략 단면도.
도 7 는 종래의 반도체 장치의 제조 방법의 후속 단계를 설명하는 또 다른 일련의 개략 단면도.
도 8 는 종래의 반도체 장치의 제조 방법의 후속 단계를 설명하는 일련의 개략 단면도.
도 9 는 종래의 반도체 장치의 제조 방법의 후속 단계를 설명하는 일련의 개략 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
301 : 반도체 기판 302 : 소자 절연 영역
303 : 다결정 실리콘막 304 : 실리사이드막
306 : 측벽막 308 : 층간 절연막
309 : 콘택 플러그
본 발명의 완성을 위해서, 본 발명의 발명자들은 다양한 조사를 행하여 불순물 및 먼지 발생의 주요 원인을 성공적으로 알아냈다. 우선, 불순물과 먼지의 조성물 분석을, 불순물과 먼지가 실리사이드막, 절연막 및 알루미늄, 구리 등의 금속배선막으로부터 기인함을 입증하였다.
다음으로, 웨이퍼 불순물 및 먼지의 특별한 부분이 발생되는 것을 규명하기 위하여, 제조 단계 중에 후면막을 제거한 반도체 기판을 주의깊게 관찰 하였으며,웨이퍼 단부에 불순물이 부착하기 쉽다는 것을 발견하였다.
상기 분석을 기초로 하여, 불순물과 먼지는 하기 방법으로 발생될 것으로 생각된다. 계단 모양의 부분을 형성하기 위해 양면 성장을 통해 형성된 후면막을 제거하고, 전면상의 단부에 있는 일부막을 부분적으로 함께 제거하는 경우, 그 위치에서 에칭 단계에서 에칭 잔류물이 발생하여 후속 단계에서 웨이퍼로부터 박리되어, 불순물 및 먼지가 발생한다.
이하, 도 6 을 참고하여, 상기 설명을 상세하게 설명한다. 도 6 의 a 는 웨이퍼 단부의 확대 단면도로서, 게이트 산화막 (702b) 을 형성한 후, 게이트 전극을 제조하기 위해 형성된 다결정 실리콘막 (702) 내의 후면막을 제거하고, 전면상에 실리사이드막 (703) 을 (도 4 의 d 에 대응하는) 형성한 후, 게이트 전극을 패턴닝 하기 위한 포토레지스트 (photoresist) (704) 를 배치한 상태를 나타낸다.
양면 성장을 통해 형성된 다결정 실리콘막 내의 후면막을 제거할 때, 전면상의 다결정 실리콘막 (702) 중 일부가, 도 6 의 a 에 원으로 나타낸 바와 같이 부분적으로 웨이퍼 단부위에서 박리된다. 그 결과, 다결정 실리콘막 단부에, 측벽을 갖는 계단 모양 부분이 형성된다.
이 상태에서, 실리사이드막 (703) 을 에칭하는 경우, 다결정 실리콘막 (702) 의 단부상의 측벽의 존재로 인해, 실리사이드막 (703) 이 충분히 에칭되지 않고, 도 6 의 b 에 나타낸 바와 같이, 실리사이드 잔류물 (705) 이 발생될 수 있다. 다결정 실리콘막 (702) 을 이후에 에칭하는 경우, 도 6 의 c 에 나타낸 바와 같이, 심지어 에칭 완료후에도 실리사이드 잔류물 (705) 이 제거되지 않고 잔존할 수도남있다.
상술한 바와 같이, 형성된 실리사이드 잔류물 (705) 은 후속단계에서 반도체 기판 (701) 으로부터 박리되는 경우, 불순물 및 먼지가 된다. 또한, 실리사이드 잔류물 (705) 이 박리되지 않더라도, 도 7 에 나타낸 메카니즘을 통해 불순물 및 먼지는 발생될 수도 있다.
도 7 은 다결정 실리콘막 (702) 및 실리사이드막 (703) 으로 구성된 게이트 전극 (702a) 의 주변에 측벽막을 형성하는 일련의 단계를 나타낸다. 도 7 의 a 는 게이트 전극 (702a) 의 형성직후 실리사이드 잔류물 (705) 이 반도체 기판(701) 으로부터 박리되지 않고 여전히 잔존하는 상태 (도 4 의 e 에 상응함) 를 나타낸다.
도 7 의 b 는 측벽막 형성용 절연막 (705) 의 증착후에 측벽 절연막 (706) 을 에칭함으로써 (도 5 의 g 에 상응함), 도 7 의 c 에 나타낸 바와 같이, 측벽막 (707) 을 형성한 상태 (도 5 의 f 에 상응함)를 나타낸다. 여기서, 게이트 전극 (702a) 의 측면의 측벽막 (707) 뿐만 아니라 실리사이드 잔류물 (705) 의 측벽상에 측벽막 (708) 이 형성되고, 그 실리사이드 잔류물 (705) 뿐만 아니라 그 측벽막 (708) 은 후속 단계에서 반도체 기판 (701) 으로부터 박리되고, 불순물과 먼지가 된다.
측벽막을 형성한 후, 도면에서 생략된 소스 드레인(sourec-drain) 영역 등은 도 8 의 d 에 나타낸 바와 같이, 어떤 소자 절연 영역 (709) 이 형성되지 않는 영역에, 이온 주입 방법 등에 의해서 형성되어, 하부의 트랜지스터 층이 완성된다. 그 후, 층간 절연막 (710) 이 LP-CVD 에 의해 양면 성장을 통해 900nm 두께로 형성된다. 그 층간 절연막 (710) 의 후면막이 에칭에 의해 제거되며, 콘택 플러그 (711) 등이 형성되어, 도 8 의 e 에 나타낸 구조가 얻어 진다.
또한, 도 9 의 f 에 나타낸 바와 같이, 금속 배선층 (712) 을 형성하여 패턴닝함으로써, 도 9 의 g 에 나타낸 구조가 얻어진다. 그러나, 도 8 의 d 에 나타낸 바와 같이, 양면 성장을 통해 형성된 층간 절연막 (710) 내의 후면막을 제거하는 경우, 도 8 의 e 에 원으로 나타낸 바와 같이, 부분적으로 웨이퍼 단부위에서 전면의 층간 절연막 (710) 의 주변부가 제거된다. 그 결과, 측벽을 갖는 단계모양의 부분이 층간 절연막 (710) 의 단부상에 형성된다. 도 9 의 f 에 나타낸 바와 같이, 금속 배선막 (712) 이 이 상태에서 형성되고 패턴닝 되는 경우, 층간 절연막 (710) 단부위의 측벽의 존재때문에 금속 배선막 (712) 이 충분히 에칭될 수 없고, 도 9 의 g 에 나타낸 바와 같이 금속 잔류물 (713) 이 발생된다. 금속 잔류물이 박리되는 경우, 금속 잔류물은 불순물 및 먼지가 되며, 어떤 경우에는, 심지어 금속 배선막 (712) 의 두 지점 사이에 단락을 초래한다.
반도체 기판의 전면의 제조를 완성한 후에, 도 9 의 h 에 나타낸 바와 같이반도체 기판 (701) 의 후면에 그라인딩이 행해진다.
그 결과, 상술한 바와 같이, 종래의 제조 방법에서는 반도체 기판의 후면에 다결정 실리콘막, 측벽을 형성하기 위한 절연막 및 층간 절연막 등이 형성되며, 이들 막들이 제거되지 않으면 후면상의 총 막두께는 약 1.4㎛ 이른다. 따라서, 반도체 기판을 CVD 장치와 반송 수단에 충분하게 고정하고 노광 중심이 이동하는 것을 방지하기 위해 이 막형성의 후속 단계를 진행하기 전에, 에칭 등에 의해 상기 후면막 등을 모두 제거한다.
본 발명은 불순물 및 먼지가 상술한 메카니즘에 의해 발생된다는 이해에 기초한 것으로, 양면 성장을 통해 형성된 후면막을 제조 단계 도중에 제거하지 않고, 반도체 기판 후면에 그라인딩이 행할 때 제거하는 방법을 채택함으로써 개발되었다. 본 발명도, 성공적으로 완성된다면, 본 발명은 많은 양의 불순물 감소를 촉진하고, 또한 제조 방법의 단계를 상당히 간소화한다.
다음으로, 도 1 내지 3 을 참고하면 본 발명에 따른 구체적인 제조방법 단계의 예를 상세하게 설명한다.
우선, 도 1 의 a 에 나타낸 바와 같이, 반도체 기판 (301) 위에 형성된 트렌치 (trenches) 를 실리콘 이산화물 등의 절연 금속으로 충전하여, 소자 절연 영역 (302) 을 형성한다. 그 후, 게이트 산화막 (303b) 을 성장한다.
다음으로, 도 1 의 b 에 나타낸 바와 같이, 반도체 기판 (301) 의 전면 및 후면 양면에 게이트 전극을 제조하기 위한 다결정 실리콘막 (303) 은 제 1 막으로써 성장시킨다. 여기서, 후면막은 반도체 기판의 후면이 그라인딩될때까지 제거되지 않는다.
다결정 실리콘막은 일반적으로 LP-CVD 방법에 의한 양면 성장을 통하여 150nm 이하의 두께로 형성하는 것이 바람직하다. 이는 다결정 실리콘막이 박막인 경우, 후면막을 제거하지 않고 후속 단계에서 CVD 장치와 반송 수단위에 반도체 기판을 잘 고정하여, 노광시간의 촛점 변경를 억제할 수 있다는 사실로부터 설명할 수 있다. 반면, 뛰어난 동작 능력을 가진 게이트 전극을 제조하기 위해, 다결정 실리콘막의 두께는 50nm 이상, 예를 들어 약 100nm 로 설정하는 것이 바람직하다.
게이트 전극의 도전율을 향상시키기 위해, 게이트 전극을 폴리사이드 (polycide) 로부터 형성하는 경우, 도 1 의 c 에 나타낸 바와 같이, 반도체 기판 (301) 전면에만 다결정 실리콘막 (303) 상에 제 2 막으로서 실리사이드막 (304) 이형성된다. 실리사이드막은 일반적으로 스퍼터링 (sputtering) 방법에 의한 양면 성장을 통해 형성되며, 막의 두께는 50nm 내지 200nm 로 설정하는 것이 바람직하며, 150nm 는 넘지 않는 것이 좀더 바람직하다. 50nm 이상의 막 두께를 가진 게이트 전극은 뛰어난 성능을 나타내며, 반면 200nm 이하의 막 두께는 좋은 생산성을 제공할 수 있다. 따라서, 막 두께는 예를들어 약 100nm로 설정한다.
실리사이드로써 텅스텐 (tungsten) 실리사이드, 티타니움 (titanium) 실리사이드, 코발트 (cobalt) 실리사아드, 몰리브덴 (molybdenum) 실리사이드, 탄탈럼 (tantalum) 실리사이드, 플래터넘 (platinum) 실리사이드 등을 이용할 수 있다.
상술한 바와 같이, 제조된 다결정 실리콘막 (303) 및 실리사이드막 (304)은 도 1 의 d 에 나타낸 바와 같이 게이트 전극 (303a) 으로 가공된다. 이 경우, 도 4 e 에 나타낸 바와 같이 잔류물 (505) 이 발생되지 않는다. 상기 설명은, 반도체 기판 (301) 의 후면에 형성된 다결정 실리콘 막 (303) 을 제거하지 않았기 때문에 도 4 의 d 에 나타낸 측벽을 갖고 다결정 실리콘막 (503) 의 일부인 단부가 형성될 수 없어, 어떤 잔류물도 발생될 수 없다는 사실에 근거한다.
LDD (Lightly Doped Drain) 구조, 자기정렬식 콘택 플러그 등을 이후에 형성되도록 요구할 경우, 측벽막은 게이트 전극의 측벽위에 형성된다. 이 경우, 도 2 의 e 에 나타낸 바와 같이, 반도체 기판 (301) 의 전면 및 후면 양면상에 게이트 전극 (303a) 를 피복하기 위해, 제 1 절연막 (306) 을 실리콘 이산화물 등으로부터 형성한다. 그 후, 게이트 전극 (303a) 의 측면에 측벽막 (306)을 형성하기 위해 반도체 기판의 전면에 형성된 제 1 절연막 (306) 을 에칭한다. 도 2 의 f 에 나타낸 바와 같이, 반도체 기판의 후면상에 형성된 제 1 절연막 (306) 이 잔존하고, 반도체 기판 (301) 의 후면에 그라인딩을 행할 때에만, 제 1 절연막이제거된다.
측벽막을 형성하기 위한 제 1 절연막은 일반적으로 LP-CVD 에 의한 양면 성장을 통하여 200nm 이하 두께로 형성하는 것이 바람직하다. 제 1 절연막이 박막인 경우, 후면막을 제거하지 않고 후속 단계에서 CVD 장치와 반송 수단위에 반도체 기판을 잘 고정할 수 있으며, 노광 시에 촛점의 변경을 제어할 수도 있다는 사실에 기인한다. 한편, 측벽막이 만족하게 기능토록, 제 1 절연막의 두께를 50nm 이상, 예를들어 약 130nm정도로 설정하는 것이 바람직하다.
도 2 의 f 에 나타낸 바와 같이, 측벽막 (306) 의 형성을 완료한 후의 상태에서, 반도체 기판 (301) 의 전면측상의 실리사이드 잔류물의 부존재시, 어떠한 잉여 측벽막도 형성될 수 없기 때문에, 도 5 의 g 에 나타낸 잔류물 (507) 은 발생할 수 없다.
그 후, 이온주입 등의 방법에 의해 도면에서 생략된 소스 드레인 영역 등을 형성하고, 하부 트랜지스터 층을 완성한다.
그 후, 도 2 의 g 에 나타낸 바와 같이, 게이트 전극 (303a) 를 피복하기 위해 반도체 기판 (301) 의 전면측상에만 층간 절연막 (308) 으로써 제 2 절연막을 형성한다. 플라스마 CVD (P-CVD) 방법, 또는, 필요하다면, 고밀도 플라스마 CVD (HDP-CVD) 방법에 의한 단면 성장을 통해, 층간 절연막을 실리콘 이산화물 등으로부터 형성한다. 일반적으로 이 막두께는 500nm 내지 1.5㎛, 예를 들어 약 900nm 정도로 설정하는 것이 바람직하다.
도 2 의 g 의 경우, 반도체 기판의 후면측상에 어떤 층간 절연막도 형성되지않아, 후속 단계에서 CVD 장치 및 반송 수단위에 반도체 기판을 잘 고정할 수 있으며, 노광시에 촛점 변경을 억제할 수도 있다.
이 단계에서, 반도체 기판 (301) 의 후면측상에는, 이미 형성된 다결정 실리콘막 (303) 및 측벽막 형성을 위한 절연막 (306) 이 있다. 상술한 바와 같이 만족할 만한 고정과 우수한 촛점을 제공하기 위한 성능의 관점에서, 총 막두께는 350nm 이하로 설정하는 것이 바람직하고, 300nm 이하로 설정하는 것이 더욱 더 바람직하다. 반면, 생산될 반도체 장치의 높은 품질의 성능을 확보하기 위해서도, 총 막두께는 100nm 설정하는 것이 바람직하고, 200nm 이상, 예를 들어 약 230nm 정도로 설정하는 것이 더욱 더 바람직하다.
그 후, 도 2 의 h 에 나타낸 바와 같이, 콘택 플러그 (309) 를 제조하고, 도 3 의 i 에 나타낸 바와 같이, 금속 배선층을 형성하고, 그 후 패터닝하여, 도 3 의 j 에 나타낸 구조를 얻는다. 여기에서, 일반적으로 콘택 플러그는 텅스텐, 텅스텐 실리사이드 등과 같은 W 를 포함하는 재료로 부터 제조하고, 반면 금속 배선층을 주요 성분이 알루미늄 (Al), 구리 (Cu) 등인 배선 재료로 부터 제조한다.
도 3 의 j 의 경우에, 막제거를 불필요하게 만드는 반도체 기판 (301)의 후면측상에 층간 절연막 (308)을 형성하지 않기 때문에, 도 9 의 g 에 나타낸 금속 잔류물 (713) 이 발생 될 수 없으며, 도 9 의 g 에 나타낸 바와 같이, 측벽을 가지고 있는 층간 절연막 (710) 의 단부가 형성될 수 없다.
그 후, 도면에 나타낸 상층 배선, 층간 절연막, 패시베이션 (passivation) 막 등중 어느막도 형성하지 않고, 반도체 기판의 전면의 제조가 완료된다. 제조동안 변형과 손상을 막기 위해, 반도체 기판 (301) 은 약 800㎛ 두께를 갖도록 설정한다. 전면 제조의 완료후에, 반도체 기판의 후면을 그라인딩하여, 약 200㎛ - 300㎛ 두께로 기판을 제조한다. 도 3 의 k 에 나타낸 바와 같이, 후면에 형성된 절연막 (306) 뿐만 아니라 다결정 실리콘막 (303) 을 제거한다. 특히, 후면측상에 다수의 막을 형성할 경우, 불순물의 양을 감소시키고, 생산성을 향상시킨 수 있기 때문에, 전면측상의 제조를 완료할때까지 어떤 후면막도 제거하지 않고, 반도체 기판의 후면에 그라인딩을 행할 때 후면막 모두 함께 제거하는 것이 바람직하다.
상기에서 얻어진 반도체 기판을 다이싱 (dicing) 하여, 얻어진 칩을 프레임 위에 각각 실장한다.
양면 박막 성장 단계를 포함하는 방법에 의해 제조되는 어떠한 반도체 장치에 상술된 방법도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치의 제조방법은, 양면 성장을 통해 형성된 후면막을 제조 단계 도중에 제거하지 않고, 반도체 기판 후면에 그라인딩을 행할 때 제거함으로써, 많은 양의 불순물 발생의 억제 및 만족할 만한 수율을 얻고, 또한 제조 방법의 단계를 상당히 간소화한다.

Claims (10)

  1. 반도체 기판의 전면측 및 후면측 양면상에 제 1 막을 형성하는 단계;및
    상기 반도체 기판의 후면측상에 형성된 제 1 막 뿐만 아니라 후면으로부터 깊이 방향으로 상기 반도체 기판의 일부분을 그라인딩하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 막의 두께는 50nm 내지 150nm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 전면측상에만 상기 제 1 막위에 제 2 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 막은 다결정 실리콘 막이고,
    상기 제 2 막은 실리사이드 막이고,
    상기 다결정 실리콘막과 상기 실리사이드막을 형상화하여 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체 기판의 전면측 및 후면측 양면상에 제 1 절연막을 형성하여 상기 게이트 전극을 피복하는 단계; 및
    상기 반도체 기판의 전면측상에 형성된 상기 제 1 절연막을 에칭하여 상기 게이트 전극의 측면에 측벽막을 형성하는 단계;
    상기 그라인딩 제거 단계에서 상기 반도체 기판의 후면에 형성된 상기 제 1 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 절연막의 두께는 50nm 내지 200nm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 막과 상기 제 1 절연막의 총 두께는 100nm 내지 350nm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 4 항에 있어서,
    상기 반도체 기판의 전면측상에만 제 2 절연막을 형성하여 상기 게이트 전극을 피복하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 절연막이 층간 절연막이고, 두께는 500nm 내지 1.5㎛ 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 전면측 및 후면측 양면상에 다결정 실리콘막을 50nm 내지 150nm 의 두께로 형성하는 단계;
    상기 반도체 기판의 전면측상에만 상기 다결정 실리콘막상에 실리사이드막을 50nm 내지 200nm 의 두께로 형성하는 단계;
    상기 다결정 실리콘막 및 상기 실리사이드막을 형상화하여 게이트 전극을 형성하는 단계 ;
    상기 반도체 기판의 전면측 및 후면측상에 측벽 형성을 위한 절연막을 50nm 내지 200nm 의 두께로 형성하여 상기 게이트 전극을 피복하는 단계;
    상기 반도체 기판의 전면측상에 형성된 측벽 형성을 위한 상기 절연막을 에칭하여 상기 게이트 전극의 측면에 측벽막을 형성하는 단계 ;
    상기 반도체 기판의 전면측상에만 층간 절연막을 500nm 내지 1.5㎛ 의 두께로 형성하여 상기 게이트 전극을 피복하는 단계; 및
    상기 반도체 기판의 후면위에 형성된 상기 다결정 실리콘막 및 측벽 형성을 위한 상기 절연막 뿐만 아니라 후면으로부터 깊이방향으로 상기 반도체 기판의 일부분을 그라인딩하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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