TWI835170B - 形成半導體裝置的方法 - Google Patents

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Abstract

一種形成半導體裝置的方法。該方法包含在半導體基板的第一側面的主動區之上形成第一薄膜，以及在與半導體基板的第一側面相對的第二側面之上形成第二薄膜；應用化學機械拋光以移除第二薄膜的至少一部分；在化學機械拋光之後，在第一薄膜之上形成光阻劑層；以及使用極紫外輻射以圖案化光阻劑層。

Description

形成半導體裝置的方法
本發明實施例係關於一種半導體裝置的形成方法。
半導體裝置被用於各種電子應用，舉例而言，個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由在半導體基板之上依次沉積絕緣或電介質層、導電層以及半導體材料層，以及使用光刻技術而圖案化各種材料層，以在其上形成電路組件以及元件而製造。
半導體產業繼續藉由不斷減少最小特徵尺寸來提高各種電子組件(例如電晶體、二極體、電阻器、電容器等)的集成密度，這使得更多的組件可被集成到一個給定的區域。然而，隨著最小特徵尺寸的減少，又出現了一些應該解決的問題。
本揭露提供一種形成一半導體裝置的方法，該方法包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及形成一第二薄膜在該半導體基板的一第二側面，該第二側面與該半導體基板的該第一側面相對；應用一化學機械拋光以移除該第二薄膜的至少一部分； 應用該化學機械拋光之後，形成一光阻劑層在該第一薄膜之上；以及使用一極紫外輻射以圖案化該光阻劑層。
本揭露另提供一種形成一半導體裝置的方法，該方法包含：形成複數個鰭片在一半導體基板的一第一側面之上；形成一第一薄膜在該鰭片之上，以及形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以從該第二薄膜移除一第一厚度；以及圖案化該第一薄膜。
本揭露還提供一種形成一半導體裝置的方法，包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及在一相同製程中形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以平面化該第二薄膜；在應用該第一化學機械拋光之後，圖案化該第一薄膜以形成一假性閘極結構；以及用一金屬閘極結構替換該假性閘極結構。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一特徵件形成於一第二特徵件上方或上可包含其中該第一特徵件及該第二特徵件經形成為直接接觸之實施例，且亦可包含其中附加的特徵件可形成在該第一特徵件與該第二特徵件之間，使得該第一特徵件及該第二特徵件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一（些）元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可其它方式定向（旋轉90度或按其它定向）且本揭露中使用之空間相對描述符同樣可相應地解釋。
如下所述，本揭露中說明的實施例提供了利用極紫外（extreme ultraviolet；EUV）光刻技術形成半導體裝置的方法以及由此形成的半導體裝置。在將EUV光刻技術應用在用於形成半導體裝置的特徵件的基板的前側面薄膜之前，可在基板的背側面之上形成背側面薄膜，及可藉由背側面平面化製程，諸如背側面化學機械拋光（chemical mechanical polishing；CMP）而平面化以及清潔。背側面平面化允許EUV吸盤（chuck）接觸背側面薄膜的經平面化表面，用以支撐基板以執行EUV光刻。因此，可減少或防止由於EUV吸盤接觸到背側面薄膜的不均勻表面而引起的基板變形及/或前側面薄膜或其上的光阻劑層的意外形貌變化。EUV光刻技術的製造良率可得到改善。
圖1說明根據一些實施例的形成半導體裝置100的方法的示範例。在一些實施例中，提供基板102。基板102可為半導體基板，諸如塊狀半導體（bulk semiconductor）、絕緣體上半導體（SOI）基板或類似物，其可摻雜（例如，用p型或n型摻雜物）或未摻雜。基板102可為一晶圓，諸如矽晶圓。一般來說，SOI基板為在絕緣體層之上形成的半導體材料層。舉例而言，絕緣層可為隱埋氧化物（BOX）層、氧化矽層，或類似物。絕緣層提供在基板上，通常為矽或玻璃基板。也可使用其他基板，諸如多層或梯度（gradient）基板。在一些實施例中，基板102的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體；或其組合。基板102有前側面102A以及背側面102B。在一些實施例中，前側面102A為允許在其上形成裝置的主動側面。
在圖2中，可在基板102的前側面102A之上形成前側面薄膜104。在一些實施例中，前側面薄膜104可包含一或多個層，以及可藉由蝕刻製程而圖案化。在一些實施例中，前側面薄膜104可為半導體裝置100的主動特徵件（active feature）。在一些實施例中，前側面薄膜104可為用於將圖案轉移到底層的遮罩，以及可在轉移該圖案後而移除。舉例而言，在用於形成FinFET的實施例中，前側面薄膜104可包含半導體鰭片、用於形成半導體鰭片的硬遮罩、或用於圖案化該FinFET的其他特徵件的硬遮罩。前側面薄膜104可藉由沉積一材料而形成，其藉由沉積製程而沉積，諸如化學氣相沉積（CVD）、高密度電漿CVD（HDP-CVD）、可流動CVD、物理氣相沉積（PVD）、濺射，以及藉由蝕刻製程而蝕刻該經沉積材料，諸如濕式蝕刻或乾式蝕刻。在一些實施例中，蝕刻製程可能會留下污染物105（例如顆粒或劃痕），來自前側面薄膜104的經蝕刻部分、蝕刻劑或任何衍生物，附著在基板102的背側面102B上。
在圖3中，根據一些實施例，在基板102的前側面102A（例如在前側面薄膜104之上）以及基板102的背側面102B之上分別形成前側面薄膜114A以及背側面薄膜114B。在一些實施例中，前側面薄膜114A以及背側面薄膜114B在相同製程中形成，諸如熱生長製程、原子層沉積（ALD）或其他合適的方法，這些方法在爐中或在工具中沉積或生長薄膜，使薄膜在基板的兩側面之上形成。前側面薄膜114A以及背側面薄膜114B可包含一或多個層。在一些實施例中，前側面薄膜114A以及背側面薄膜114B可包含多晶矽（polycrystalline silicon）（多晶矽；polysilicon）、多晶矽-鍺或其他合適的半導體材料。在一些實施例中，前側面薄膜114A以及背側面薄膜114B具有相同的厚度T 1。厚度T 1可在約1000埃（angstroms）至約2500埃、或約1500埃至約2000埃的範圍內。在一些實施例中，厚度T 1約為1800埃。
在一些實施例中，前側面薄膜114A為共形沉積在前側面薄膜104或半導體裝置100的其他特徵件之上，從而具有不均勻的頂部表面。在一些實施例中，背側面薄膜114B為共形沉積在污染物105之上，從而可具有不均勻的頂部表面，諸如在其表面上具有小圓丘（hump）或突起物115。
在圖4中，在前側面薄膜114A具有不均勻的頂部表面的一些實施例中，舉例而言，前側面薄膜114A藉由前側面CMP而平面化，從而形成前側面薄膜116A。然後，在隨後的階段中，可在前側面薄膜114A的平面頂部表面之上形成EUV光刻製程的光阻劑層118（見下文；圖5）。在一些實施例中，前側面薄膜114A的厚度T 2可藉由前側面CMP移除，以實現前側面薄膜116A的平面頂部表面。在一些實施例中，舉例而言，背側面薄膜114B藉由背側面CMP而平面化，從而形成背側面薄膜116B。背側面薄膜116B可具有平面頂部表面，以促使EUV吸盤120（見下文；圖5）支撐基板102，在後續階段執行EUV光刻製程。舉例而言，背側面薄膜114B的厚度T 3可藉由背側面CMP移除，以實現平面頂部表面，諸如完全或實質上移除小圓丘或突起物115。在一些實施例中，從前側面薄膜114A移除的厚度T 2為背側面薄膜114B厚度T 1的約30%至約70%，以及從背側面薄膜114B移除的厚度T 3為背側面薄膜114B厚度T 1的約10%至約95%。厚度T 2以及T 3可藉由進階製程控制（APC）而調整，可根據進階製程控制軟體對後續製造階段收集的各種資料的分析，回饋適當的厚度T 2以及T 3。在一些實施例中，從背側面薄膜114B中移除的厚度T 3可大於從前側面薄膜114A中移除的厚度T 2。允許移除厚度T 2的狹窄範圍，因為前側面薄膜116A可能有厚度要求（例如電晶體的閘極高度），以做為半導體裝置100的主動特徵件，而背側面薄膜116B沒有這種顧慮。可被移除更大程度的厚度T 3，以確保背側面薄膜116B在隨後的EUV光刻製程中具有足夠的表面平面度以及清潔度。舉例而言，根據一些實施例，背側面薄膜116B的表面粗糙度（Ra）為約5埃至約100埃，或小於約20埃。
在圖5中，根據一些實施例，用於EUV光刻製程的光阻劑層118沉積在前側面薄膜116A之上。在EUV光刻製程中，可在基板102的背側面102B之上設置EUV吸盤120以支撐基板102。EUV吸盤120可包含一基底元件122以及複數個豎立於基底元件上的針腳124。在一些實施例中，複數個針腳124接觸背側面薄膜116B的頂部表面，以頂起(jack up)基板102，用於執行EUV光刻製程。在一些實施例中，EUV光刻製程使用具有約11奈米(nm)至約14nm，諸如約13.5nm的波長的極紫外輻射126來照射光阻劑層118，以便在光阻劑層118中界定圖案。在一些實施例中，複數個針腳124接觸背側面薄膜116B的頂部表面，以頂起基板102，用於執行EUV光刻製程。在一些實施例中，由於EUV吸盤120頂起背側面薄膜116B的頂部表面的小圓丘或突起物115而引起的基板變形及/或光阻劑層118的意外形貌變化，可減少或防止，因為背側面薄膜116B的頂部表面被背側面CMP平面化以及清潔。因此，EUV光刻製程可減少疊加誤差(overlay errors)，提高良率。另外，EUV吸盤120的針腳124遭受額外的壓力，從而因接觸或頂起背側面薄膜116B上的小圓丘或突起物115而被損壞或折斷的風險可減少或消除。EUV吸盤120的使用壽命可延長。
圖6至圖24B說明形成鰭式場效應電晶體(FinFET)200的一個實施例。圖6根據一些實施例，以三維視圖說明FinFET 200的一個示範例。FinFET 200包含在基板202(例如半導體基板)的前側面之上的鰭片210。隔離區218設置在基板202中，及鰭片210突出於相鄰的隔離區218之上及之間。儘管描述/示意隔離區218為與基板202分開，但如本文所用，術語「基板」可用於僅指半導體基板或包含隔離區的半導體基板。此外，儘管說明鰭片210為與基板202一樣是單一的、連續的材料，但鰭片210及/ 或基板202可包含單一材料或複數個材料。在此情況下，鰭片210為指在相鄰的隔離區218之間延伸的部分。
閘極電介質層248為沿著側壁以及在鰭片210的頂部表面之上，且閘極電極251在閘極電介質層248之上。源極/汲極區236相對於閘極電介質層248以及閘極電極251而設置在鰭片210的相對側面。另外，正如下文所進一步討論，在基板202的背側面之上形成背側面薄膜228B。圖6進一步說明在後續圖式中使用的參考剖面。剖面A-A為沿著閘極電極251的縱向軸及一方向，舉例而言，垂直於FinFET的源極/汲極區236之間的電流流動的方向。剖面B-B垂直於剖面A-A，以及沿著鰭片210的縱向軸以及一方向，舉例而言，FinFET的源極/汲極區236之間的電流流動的方向。剖面C-C與剖面A-A平行，及延伸通過FinFET的源極/汲極區。為了清楚起見，隨後的圖式參考這些參考剖面。本文描述的FinFET的實施例是在一個特定的情況下。然而，各種實施例可應用，諸如其他類型的電晶體(例如閘極環繞式FET、平面FET或類似的電晶體)來代替或與FinFET結合。
圖7至圖24B為根據一些實施例，製造FinFETs 200的中間階段的剖面圖。圖7至圖15說明圖6中說明的參考剖面A-A，除了多個鰭片/FinFETs。圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A以及圖24A說明沿著圖6中說明的參考剖面A-A，以及圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B以及圖24B為說明沿著圖6中說明的類似剖面B-B，但除了多個鰭片/FinFETs。圖18C以及圖18D說明沿著圖6中說明的參考剖面C-C，除了多個鰭片/FinFETs。
在圖7中，根據一些實施例提供基板202。基板202可為半導體基板，諸如塊狀半導體、絕緣體上的半導體(SOI)基板或類似物，其可為經摻雜(例如用p型或n型摻雜物)或未摻雜。基板202可為一晶圓，諸如矽晶圓。一般來說，SOI基板為形成在絕緣體層上的半導體材料層。舉例而言，絕緣層可為，隱埋氧化物（BOX）層、氧化矽層，或類似物。絕緣層提供在一個基板之上，通常為矽或玻璃基板。也可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板202的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體；或其組合。在一些實施例中，基板202具有前側面202A以及背側面202B。
基板202具有區202N以及區202P。舉例而言，區202N可用於形成n型裝置，諸如NMOS電晶體，例如n型FinFET。區202P可用於形成p型裝置，如PMOS電晶體，例如p型FinFET。區202N可與區202P物理分開（如分割線204所示），任何數量的裝置特徵件（例如，其他主動裝置、摻雜區、隔離結構等）可設置在區202N以及區202P之間。
在圖8中，根據一些實施例，在基板202的前側面202A之上形成用於形成鰭片210（見下文；圖9）的遮罩。該遮罩可藉由任何合適的方法而圖案化。舉例而言，遮罩可用一或多個光刻製程而圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合光刻以及自對準製程，允許創造圖案，舉例而言，間距比使用單一的直接光刻製程可獲得的要小。舉例而言，在一實施例中，在基板202的前側面202A之上形成犧牲層206A，及使用單一光刻製程而圖案化。使用自對準製程在犧牲層206A旁邊形成間隔件208A。接著移除犧牲層206A，以及剩餘的間隔件208A可用於將圖案轉移到鰭片210。
在一些實施例中，犧牲層206A包含多晶矽、多晶矽鍺或其他合適的半導體材料。在一些實施例中，為了實現良好的薄膜品質，犧牲層206A可藉由熱生長製程而形成。舉例而言，在熱生長製程中，可將基板202（例如晶圓）插入爐（furnace）中，其中基板202的前側面202A以及背側面202B都暴露出來，以及薄膜可在基板202的前側面202A以及背側面202B之上沉積。舉例而言，分別藉由熱生長製程，犧牲層206A可在基板202的前側面202A之上形成，以及第一背側面薄膜206B可在基板202的背側面202B之上形成。
在一些實施例中，間隔件208A包含氮氧化矽、氧化矽、氮化矽、矽氧碳氮化物、矽碳氮化物或類似物，或其組合。間隔件208A可藉由ALD形成。舉例而言，在犧牲層206A形成之後，將基板202（例如晶圓）設置於ALD工具中，其允許在基板202的前側面202A以及背側面202B之上形成ALD層，在犧牲層206A旁邊形成間隔件208A，以及在第一背側面薄膜206B之上形成第二背側面薄膜208B。然而，注意到，根據一些實施例，犧牲層206A及/或間隔件208A可藉由任何合適的沉積方法形成，而不在基板202的背側面202B之上形成背側面薄膜，諸如CVD、HDP CVD、濺射、PVD或類似方法。
在圖9中，在基板202中形成鰭片210。鰭片210為半導體條帶。在一些實施例中，鰭片210可藉由在基板202中蝕刻溝槽而在基板202中形成。該蝕刻可為任何可接受的蝕刻製程，諸如活性離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）或類似製程，或其組合。蝕刻製程可為各向異性的，及可只應用於基板202的一面，諸如前側面202A。然而，在一些實施例中，儘管沒有蝕刻第二背側面薄膜208B，但蝕刻製程可能會留下污染物209，這些污染物可能來自基板202的經蝕刻部分、蝕刻劑或任何衍生物，其附著在第二背側面薄膜208B的表面或基板202的背側面202B之上的最外薄膜的表面。在一些實施例中，污染物209可能來自製造FinFETs 200的任何製程，且可能在執行更多的製造製程之後積累。
在圖10中，在基板202之上以及相鄰的鰭片210之間形成絕緣材料216。絕緣材料216可為氧化物，諸如氧化矽、氮化物或類似物，或其組合，且可藉由HDP-CVD、可流動CVD（FCVD）（例如，在遠端電漿系統中基於CVD的材料沉積以及後固化以使其轉化為另一種材料，諸如氧化物）或類似方式，或其組合形成。可使用由任何可接受的製程形成的其他絕緣材料。在所說明的實施例中，絕緣材料216為藉由FCVD製程形成的氧化矽。一旦絕緣材料形成，可執行退火製程。在一個實施例中，絕緣材料216的形成使過多的絕緣材料216覆蓋該鰭片210。雖然絕緣材料216被說明為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，首先可沿著基板202以及鰭片210的表面形成襯墊（未顯示）。之後，可在襯墊之上形成填充材料，諸如上面所討論的。
在圖11中，移除製程應用到絕緣材料216，以移除鰭片210上過多的絕緣材料216。在一些實施例中，可利用諸如CMP、回蝕刻製程、其組合、或類似製程的平面化製程。平面化製程暴露鰭片210，從而在平面化製程完成後，鰭片210以及絕緣材料216的頂部表面為齊平的。
在圖12中，凹陷絕緣材料216以形成淺溝槽隔離（Shallow Trench Isolation；STI）區218。凹陷絕緣材料216，使得區202N以及區202P中的鰭片210的上部分從相鄰的STI區218之間突出。此外，STI區218的頂部表面可有如圖所示的平坦表面、凸狀表面、凹狀表面（如碟形），或其組合。STI區218的頂部表面可藉由適當的蝕刻形成平坦、凸狀及/或凹狀。STI區218可使用可接受的蝕刻製程而凹陷，諸如對絕緣材料216的材料有選擇性的蝕刻（例如以比鰭片210的材料更快的速度蝕刻絕緣材料216的材料）。舉例而言，可使用例如稀氫氟酸（dilute hydrofluoric；dHF）的合適的蝕刻製程的化學氧化物移除。在一些實施例中，前述討論的蝕刻製程也可能在基板的背側面留下一些污染物（例如在背側面薄膜的頂部表面）。
關於圖7至圖12描述的製程只是如何形成鰭片210的一個示範例。在一些實施例中，鰭片210可藉由磊晶生長製程而形成。舉例而言，可在基板202的頂部表面形成一個電介質層，且通過電介質層蝕刻出溝槽，以暴露出底層基板202。同質磊晶結構可在溝槽中磊晶生長，且可凹陷電介質層，從而使同質磊晶結構從電介質層中突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可用於鰭片210。舉例而言，圖11中的鰭片210可為凹陷的，與鰭片210不同的材料可在凹陷的鰭片210之上磊晶生長。在這樣的實施例中，鰭片210包含凹陷的材料以及設置在凹陷的材料之上的磊晶生長材料。在另一實施例中，可在基板202的頂部表面之上形成一個電介質層，且可通過電介質層蝕刻溝槽。接著，異質磊晶結構可使用不同於基板202的材料在溝槽中磊晶生長，且可凹陷電介質層，從而使異質磊晶結構從電介質層中突出以形成鰭片210。在同質磊晶或異質磊晶結構於磊晶生長的一些實施例中，磊晶生長的材料可在生長期間在原位摻雜，這可避免先前及隨後的植入，儘管原位以及植入摻雜可被一起使用。
再者，在區202N（例如NMOS區）中磊晶生長與區202P（例如PMOS區）中的材料為不同的材料可能為有利的。在不同的實施例中，鰭片210的上部分可由矽鍺（Si xGe 1-x，其中x可在0到1的範圍內）、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似材料形成。舉例而言，可用於形成III-V族化合物半導體的材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似物。
再者，在圖12中，可在鰭片210及/或基板202中形成適當的井（未顯示）。在一些實施例中，可在區202N中形成P井，且可在區202P中形成N井。在一些實施例中，在區202N以及區202P中都形成了P井或N井。
在具有不同井類型的實施例中，區202N以及區202P的不同植入步驟可使用光阻劑或其他遮罩（未顯示）實現。舉例而言，可在區202N的鰭片210以及STI區218之上形成光阻劑。圖案化光阻劑是為了暴露出基板202的區202P，諸如PMOS區。光阻劑可藉由使用旋塗技術（spin-on technique）形成，且可使用可接受的光刻技術而圖案化。一旦圖案化光阻劑，就會在區202P中執行n型雜質植入，光阻劑可做為遮罩，實質上防止n型雜質被植入區202N中，諸如NMOS區。n型雜質可為植入該區的磷、砷、銻或類似物，其濃度等於或小於10 18cm -3，諸如約10 17cm -3以及約10 18cm -3之間。植入之後，移除光阻劑，諸如藉由可接受的灰化製程。
在植入區202P之後，在區202P中的鰭片210以及STI區218之上形成光阻劑。圖案化光阻劑以暴露出基板202的區202N，諸如NMOS區。光阻劑可藉由使用旋塗技術形成，且可使用可接受的光刻技術而圖案化。一旦圖案化光阻劑，可在區202N中執行p型雜質植入，且光阻劑可做為遮罩，實質上防止p型雜質被植入區202P中，諸如PMOS區。p型雜質可為植入該區的硼、BF 2、銦或類似物質，其濃度等於或小於10 18cm -3，諸如在約10 17cm -3以及約10 18cm -3之間。植入之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在區202N以及區202P的植入之後，可執行退火以活化被植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長製程中執行原位摻雜，這可避免植入，儘管原位以及植入摻雜可一起使用。
在圖13中，在鰭片210之上形成假性電介質層220。舉例而言，假性電介質層220可為，氧化矽、氮化矽、其組合或類似物，且可根據可接受的技術而沉積或熱生長。接著，根據一些實施例，在假性電介質層220之上形成假性閘極層224A，以及在基板202的背側面202B之上形成第三背側面薄膜224B（例如在第二背側面薄膜208B之上）。舉例而言，假性閘極材料以及第三背側面薄膜224B可在相同製程中形成，諸如熱生長製程。舉例而言，假性閘極材料以及第三背側面薄膜224B可具有選自一組的相同材料，包含多晶矽、多晶矽鍺，或組合。假性閘極材料以及第三背側面薄膜224B可具有相同的厚度T 4，諸如約1000埃至約2500埃，或約1500埃至約2000埃。在一些實施例中，厚度T 4約為1800埃。
在一些實施例中，假性閘極材料以及第三背側面薄膜224B可為共形沉積的，因此可具有與底層特徵的輪廓共形的頂部表面，分別諸如鰭片210以及污染物209。舉例而言，如圖13所示，第三背側面薄膜224B可在其頂部表面有小圓丘或突起物225。在一些實施例中，假性閘極材料被進一步平面化，從而形成假性閘極層224A。平面化製程可包含前側面的CMP。在一些實施例中，假性閘極層224A可具有約800埃至約1500埃的厚度T 5。
在圖14中，根據一些實施例，可在假性閘極層224A之上沉積遮罩層226A。遮罩層226A可具有大於假性閘極層224A的硬度，以做為硬遮罩。舉例而言，遮罩層226A可包含氧化矽、氮氧化矽、氮化矽、碳化矽、矽碳氮化物、氧化鈦、氮化鈦，類似物，或其組合。在一些實施例中，遮罩層226A可藉由熱生長製程、ALD或其組合形成，且第四背側面薄膜226B可與遮罩層226A的形成一起在第三背側面薄膜224B之上形成。在一些實施例中，遮罩層226A可藉由CVD、HDP CVD、濺射、PVD或其組合形成，而不在基板202的背側面202B之上形成背側面薄膜。在一些實施例中，第四背側面薄膜226B可為共形沉積的，因此可具有與底層特徵的輪廓共形的頂部表面，分別諸如為第三背側面薄膜224B以及污染物209。
在圖15中，根據一些實施例，背側面平面化製程，諸如背側面CMP，應用於第三背側面薄膜224B，從而形成具有平坦表面的第三背側面薄膜228B。在一些實施例中，藉由背側面CMP移除第三背側面薄膜224B的一部分，從而移除第三背側面薄膜224B頂部表面的小圓丘或突起物225，及形成第三背側面薄膜228B的實質上平坦以及乾淨的頂部表面。舉例而言，第三背側面薄膜224B的總厚度T 4的約10％至約95％可由背側面CMP移除。在一些實施例中，藉由背側面CMP從第三背側面薄膜224B移除的厚度可大於藉由前側面CMP從假性閘極材料移除的厚度。正如下所詳細討論，假性閘極層224A可能有厚度要求，以便在後期被替代為FinFETs 200的主動特徵件（例如假性閘極層224A的厚度T 5可能影響FinFETs 200的閘極高度），而背側面薄膜沒有這種顧慮，第三背側面薄膜224B的厚度的更大程度可能被移除，以確保第三背側面薄膜228B在後期的EUV光刻製程中有足夠的表面平面度以及清潔度。在一些實施例中，第三背側面薄膜228B的厚度T 6為約100埃至約900埃。在一些實施例中，厚度T 6可為約500埃或任何由先進製程控制系統回饋調整的值。第三背側面薄膜228B可具有約5埃至約100埃的表面粗糙度（Ra），或小於約20埃。
在形成第四背側面薄膜226B的一些實施例中，第四背側面薄膜226B在背側面CMP之前藉由背側面蝕刻製程（例如濕式蝕刻或在基板202的前側面202A之上不蝕刻薄膜的乾式蝕刻）而移除，或者直接藉由背側面CMP而移除。在一些實施例中，第四背側面薄膜226B的移除可防止EUV吸盤在後續的EUV光刻製程中因為第四背側面薄膜226B的硬度而被損壞的風險。
圖16A至圖24B說明實施例裝置的製造中的各種附加步驟。圖16A至圖24B說明區202N以及區202P中任一者的特徵。舉例而言，圖16A至圖24B中說明的結構可同時應用於區202N以及區202P。區202N以及區202P的結構的差異（如果有的話）伴隨每個圖式而描述於本文中。
在圖16A以及圖16B中，使用可接受的光刻以及蝕刻技術以圖案化該假性閘極層224A以及遮罩層226A，以分別形成假性閘極230A以及遮罩232A，根據一些實施例，光刻製程可包含EUV光刻製程，其使用具有約11nm至約14nm、或約13.5nm的波長的極紫外輻射。在一些實施例中，EUV光刻製程可包含在遮罩層226A之上施加光阻劑層（未顯示），以及藉由極紫外輻射照射光阻劑層以在光阻劑層中界定光遮罩的圖案。在一些實施例中，EUV光刻製程可重複進行，以便被應用於雙重圖案化製程或多重圖案化製程。在EUV光刻製程中，如圖5所示，EUV吸盤120可設置在基板202的背側面202B之上。EUV吸盤120可接觸到第三背側面薄膜228B的頂部表面，以頂起基板202來執行EUV光刻製程。在一些實施例中，可能由EUV吸盤120頂起第三背側面薄膜228B的頂部表面的小圓丘或突起物225而引起的基板變形及/或光阻劑層的意外形貌變化可能會減少或防止，因為第三背側面薄膜228B的頂部表面由應用於第三背側面薄膜224B的背側面CMP製程進行平面化以及清潔。因此，EUV光刻製程可減少疊加誤差並提高良率。而且，EUV吸盤120的使用壽命可延長，因為EUV吸盤120的針腳124遭受附加的應力從而因接觸或頂起第三背側面薄膜228B上的小圓丘或突起物225而被損壞或折斷的風險可減少或消除。
在一些實施例中，藉由可接受的蝕刻技術將由EUV光刻製程而圖案化的光阻劑層的圖案轉移到遮罩層226A以及假性閘極層224A，以將假性閘極230A中的每一者與相鄰的假性閘極為物理分開。假性閘極230A覆蓋鰭片210的各自通道區222。假性閘極230A也可具有實質上垂直於各自的磊晶鰭片210的長度方向之長度方向。
再者，在圖16A以及圖16B中，可在假性閘極230A、遮罩232A及/或鰭片210的經暴露表面之上形成閘極密封間隔件234。熱氧化或沉積後的各向異性蝕刻可形成閘極密封間隔件234。在形成閘極密封間隔件234之後，可執行輕度地經摻雜源極/汲極(LDD)區的植入(未明確說明)。在具有不同裝置類型的實施例中，類似於前述圖12中討論的植入，可在區202N上形成遮罩，例如光阻劑，同時暴露區202P，以及適當類型(例如p型)的雜質可植入區202P中的經暴露鰭片210。然後，可移除該遮罩。隨後，可在區202P之上形成遮罩，諸如光阻劑，同時暴露區202N，並將適當類型的雜質(如n型)植入區202N中的經暴露鰭片210中。然後，可移除遮罩。n型雜質可為前述討論的任何n型雜質，p型雜質可為前述討論的任何p型雜質。輕度經摻雜源極/汲極區(例如輕度經摻雜源極區或輕度經摻雜汲極區)的雜質濃度可為約1015cm-3至約1016cm-3。可使用退火來啟動植入的雜質。
在圖17A以及圖17B中，沿著假性閘極230A以及遮罩232A的側壁在閘極密封間隔件234之上形成閘極間隔件238。閘極間隔件238可藉由共形沉積絕緣材料以及隨後對絕緣材料執行各向異性蝕刻而形成。閘極間隔件238的絕緣材料可為氮化矽、SiCN、其組合或類似材料。
在圖18A以及圖18B中，磊晶源極/汲極區236形成在鰭片210中，以在各自的通道區222中施加應力，從而提高性能。磊晶源極/汲極區 236形成在鰭片210中，從而使每一假性閘極230A設置在各自相鄰的磊晶源極/汲極區236對(pairs)之間。在一些實施例中，磊晶源極/汲極區236可延伸到鰭片210中，也可穿透鰭片210。在一些實施例中，閘極間隔件238用於將磊晶源極/汲極區236與假性閘極230A分開為一個適當的橫向距離，以便磊晶源極/汲極區236不會使隨後形成的FinFET的閘極成為短路。
區202N(例如NMOS區)中的磊晶源極/汲極區236可藉由掩蔽該區202P(例如PMOS區)及蝕刻區202N中的鰭片210的源極/汲極區以在鰭片210中形成凹部而形成。然後，在凹部中，磊晶生長該區202N中的磊晶源極/汲極區236。磊晶源極/汲極區236可包含任何可接受的材料，諸如適合n型FinFET的材料。舉例而言，如果鰭片210為矽，區202N中的磊晶源極/汲極區236可包含在通道區222中施加拉伸應變的材料，諸如矽、SiC、SiCP、SiP或類似材料。區202N中的磊晶源極/汲極區236可具有從鰭片210的各自表面凸起的(raised)表面，且可具有刻面(facets)。
區202P中的磊晶源極/汲極區236，例如PMOS區，可藉由掩蔽該區202N，例如NMOS區，以及蝕刻區202P中的鰭片210的源極/汲極區來形成，以在鰭片210中形成凹部。然後，在凹部中，磊晶生長該區202P中的磊晶源極/汲極區236。磊晶源極/汲極區236可包含任何可接受的材料，諸如適合p型FinFET的材料。舉例而言，如果鰭片210為矽，區202P中的磊晶源極/汲極區236可包含在通道區222中施加壓縮應變的材料，諸如SiGe、SiGeB、Ge、GeSn或類似材料。區202P中的磊晶源極/汲極區236也可具有從鰭片210的各自表面凸起的表面，且可具有刻面。
可植入摻雜物到磊晶源極/汲極區236及/或鰭片210以形成源極/汲極區，類似於前述討論的形成輕度經摻雜源極/汲極區的製程，接著退火。源極/汲極區的雜質濃度可在約1019cm-3以及約1021cm-3之間。源極/汲極區的n型及/或p型雜質可為前述討論的任何雜質。在一些實施例中，磊晶源極/汲極區236可在生長期間為原位摻雜。
由於用於形成區202N以及區202P中的磊晶源極/汲極區236的磊晶製程，磊晶源極/汲極區的上表面具有超出鰭片210的側壁而橫向向外擴展的刻面。如圖18C所示，在一些實施例中，這些刻面導致同一FinFET的相鄰源極/汲極區236合併。在其他實施例中，如圖18D所示，相鄰的源極/汲極區236在磊晶製程完成後仍保持分開。
在圖19A以及圖19B中，在圖18A以及18B中說明的結構之上沉積第一ILD 244。第一ILD 244可由電介質材料形成，及可藉由任何合適的方法沉積，諸如CVD、電漿增強CVD（PECVD）或FCVD。電介質材料可包含磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼摻雜的磷矽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（USG），或類似材料。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（CESL）242設置在第一ILD 244以及磊晶源極/汲極區236、遮罩232A以及閘極間隔件238之間。CESL 242可包含電介質材料，諸如氮化矽、氧化矽、氮氧化矽、或類似材料，其所具有的蝕刻率與覆蓋的第一ILD 244的材料不同。
在圖20A以及圖20B中，可執行諸如CMP的平面化製程，以使第一ILD 244的頂部表面與假性閘極230A或遮罩232A的頂部表面齊平。平面化製程還可移除假性閘極230A之上的遮罩232A、以及沿著遮罩232A的側壁的部分閘極密封間隔件234以及閘極間隔件238。在平面化製程之後，假性閘極230A的頂部表面、閘極密封間隔件234、閘極間隔件238以及第一ILD 244為齊平的。因此，假性閘極230A的頂部表面通過第一ILD 244而暴露出來。在一些實施例中，遮罩232A可保留，在這種情況下，平面化製程將第一ILD 244的頂部表面與遮罩232A的頂部表面齊平。
在圖21A以及圖21B中，在蝕刻步驟中移除假性閘極230A以及遮罩232A（若存在），從而形成凹部246。凹部246中的假性電介質層220的部分也可移除。在一些實施例中，只移除假性閘極230A，且假性電介質層220仍保持並藉由凹部246而暴露。在一些實施例中，假性電介質層220從晶粒（die）的第一區（例如核心邏輯區）的凹部246中而移除，而留在晶粒的第二區（例如輸入/輸出區）的凹部246中。在一些實施例中，假性閘極230A為藉由各向異性的乾式蝕刻製程而移除。舉例而言，蝕刻製程可包含使用反應氣體的乾式蝕刻製程，該反應氣體可選擇性地蝕刻假性閘極230A，而不蝕刻第一ILD 244或閘極間隔件238。每一凹部246暴露了各自的鰭片210的通道區222。每一通道區222設置在相鄰的一對磊晶源極/汲極區236之間。在移除期間，當蝕刻假性閘極230A時，假性電介質層220可用做為蝕刻停止層。接著，在移除假性閘極230A之後，可選擇性地移除假性電介質層220。
在圖22A以及圖22B中，形成閘極電介質層248以及閘極電極250用以替換閘極。圖22C說明圖22B的區252的詳細視圖。閘極電介質層248為共形沉積在凹部246中，諸如在鰭片210的頂部表面以及側壁之上、以及在閘極密封間隔件234/閘極間隔件238的側壁之上。閘極電介質層248也可在第一ILD 244的頂部表面之上形成。根據一些實施例，閘極電介質層248包含氧化矽、氮化矽或其多層。在一些實施例中，閘極電介質層248包含高電介質常數材料，及在這些實施例中，閘極電介質層248的k值可大於約7.0，且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極電介質層248的形成方法可包含分子束沉積（MBD）、ALD、PECVD及類似方法。在假性電介質層220的部分保留在凹部246中的實施例中，閘極電介質層248包含假性電介質層220的材料（例如SiO 2）。
閘極電極250分別沉積在閘極電介質層248之上，及填充凹部246的剩餘部分。閘極電極250可包含一種含金屬的材料，諸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其組合或其多層。舉例而言，雖然在圖22B中說明一單層閘極電極250，但如圖22C所示，閘極電極250可包含任意數量的襯墊層250A、任意數量的功函數調諧層250B以及填充材料250C。在填充閘極電極250之後，可執行平面化製程，諸如CMP製程，以移除閘極電介質層248的過多的部分以及閘極電極250的材料，這些過多的部分為在第一ILD 244的頂部表面。閘極電極250以及閘極電介質層248的剩餘材料部分因此形成了所產生的FinFETs 200的替換閘極。閘極電極250以及閘極電介質層248可統稱為「閘極堆疊」。閘極以及閘極堆疊可沿著鰭片210的通道區222的側壁延伸。在一些實施例中，閘極電極250的厚度實質上與假性閘極230A的厚度T 5相同。
區202N以及區202P中的閘極電介質層248的形成可同時發生，使得每一區中的閘極電介質層248由相同的材料形成，且閘極電極250的形成可同時發生，使得每一區中的閘極電極250由相同的材料形成。在一些實施例中，每一區中的閘極電介質層248可藉由不同的製程形成，從而使閘極電介質層248可為不同的材料，及/或每一區中的閘極電極250可藉由不同的製程形成，從而使閘極電極250可為不同的材料。在使用不同的製程時，可使用各種掩蔽步驟來掩蔽以及暴露適當的區。
在圖23A以及圖23B中，在第一ILD 244之上沉積第二ILD 270。在一些實施例中，第二ILD 270為藉由可流動CVD方法形成的可流動薄膜。在一些實施例中，第二ILD 270由電介質材料形成，諸如PSG、BSG、BPSG、USG或類似材料，且可藉由任何合適的方法沉積，諸如CVD以及PECVD。根據一些實施例，如圖23A以及23B中所示，在形成第二ILD 270之前，凹陷該閘極堆疊（包含閘極電介質層248以及相應的覆蓋的閘極電極250），以便在凹陷的閘極電極251以及閘極電介質層248正上方以及在閘極間隔件238的相對部分之間形成一個凹部。由包含一層或多層電介質材料，諸如氮化矽、氮氧化矽或類似材料的閘極遮罩260為填充在凹部內，接著為平面化製程，以移除延伸到第一ILD 244之上的電介質材料的過多的部分。隨後形成的閘極接點272（如圖22A以及圖22B所示）穿透閘極遮罩260，與凹陷的閘極電極251的頂部表面接觸。在一些實施例中，由於FinFETs 200的特徵（例如FinFETs的閘極高度）的厚度要求，以及為了防止進一步損壞閘極堆疊，只移除閘極電極250的一小部分。在一些實施例中，凹陷的閘極電極251的厚度T 7為約500埃至約1000埃，這可能仍大於第三背側面薄膜228B的厚度T 6。
在圖24A以及圖24B中，根據一些實施例，通過第二ILD 270以及第一ILD 244形成閘極接點272以及源極/汲極接點274。源極/汲極接點274的開口通過第一以及第二ILD 244以及270形成，而閘極接點272的開口通過第二ILD 270以及閘極遮罩260形成。這些開口可用可接受的光刻以及蝕刻技術形成。襯墊，諸如擴散阻障層、黏附層或類似物，以及導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可執行平面化製程，諸如CMP，以從第二ILD 270的表面移除過多的材料。剩餘的襯墊以及導電材料在開口中形成源極/汲極接點274以及閘極接點272。可執行退火製程，在磊晶源極/汲極區236以及源極/汲極接點274之間的介面上形成矽化物。源極/汲極接點274與磊晶源極/汲極區236為物理以及電性耦接，且閘極接點272與閘極電極251為物理以及電性耦接。源極/汲極接點274以及閘極接點272可在不同的製程中形成，也可在同一製程中形成。儘管顯示為在相同的剖面中形成，但應該理解的是，源極/汲極接點274以及閘極接點272中的每一者可在不同的剖面中形成，這可避免接點的短路。
根據本揭露的各種實施例，提供了利用EUV光刻技術製造半導體裝置的方法。在一些實施例中，在對基板的前側面之上的薄膜執行EUV光刻之前，可在基板的背側面之上形成背側面薄膜。背側面CMP製程可應用於背側面薄膜，形成背側面薄膜的實質上平面以及清潔的頂部表面。可減少或防止因基板變形及/或前側面薄膜或其上的薄膜的意外形貌變化而導致的EUV光刻覆蓋錯誤。另外，EUV吸盤可藉由避免因接觸背側面薄膜的頂部表面的小圓丘或突起物而遭受附加的壓力而延長使用壽命。
在一實施例中，提供一種形成半導體裝置的方法。該方法包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及形成一第二薄膜在該半導體基板的一第二側面，該第二側面與該半導體基板的該第一側面相對；應用一化學機械拋光以移除該第二薄膜的至少一部分；應用該化學機械拋光之後，形成一光阻劑層在該第一薄膜之上；以及使用一極紫外輻射以圖案化該光阻劑層。在一實施例中，該第一薄膜以及該第二薄膜為在一相同製程中形成。在一實施例中，該第一薄膜以及該第二薄膜為藉由一熱生長製程或一原子層沉積所形成。在一實施例中，該第一薄膜為一假性閘極層。在一實施例中，該方法進一步包含在圖案化該光阻劑層之後蝕刻該第一薄膜。在一實施例中，該第一薄膜以及該第二薄膜包含多晶矽、多晶矽鍺、氮化矽、氧化矽、氮氧化矽、氮碳氧化矽、碳氮化矽或其組合。在一實施例中，，該方法進一步包含在形成該第一薄膜以及該第二薄膜之前，形成一第三薄膜在該半導體基板的該第一側面的該主動區之上，以及形成一第四薄膜在該半導體基板的該第二側面之上，其中該第三薄膜以及該第四薄膜為在一相同製程中形成。在一實施例中，該方法進一步包含在形成該光阻劑層之前，形成一第五薄膜在該第一薄膜之上，以及形成一第六薄膜在該第二薄膜之上，其中該第五薄膜以及該第六薄膜為由相同的材料所形成；以及在應用該化學機械拋光之前，移除該第六薄膜。在一實施例中，該第六薄膜為藉由一蝕刻製程而移除。
在一實施例中，提供一種形成半導體裝置的方法。該方法包含：形成複數個鰭片在一半導體基板的一第一側面之上；形成一第一薄膜在該鰭片之上，以及形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以從該第二薄膜移除一第一厚度；以及圖案化該第一薄膜。在一實施例中，該方法進一步包含在圖案化該第一薄膜之前，應用一第二化學機械拋光以從該第一薄膜移除一第二層厚度。在一實施例中，該第一厚度大於該第二厚度。在一實施例中，該方法進一步包含形成一第三薄膜在該第一薄膜之上，以及在應用該第一化學機械拋光之後使用一極紫外輻射以圖案化該第三薄膜。在一實施例中，該方法進一步包含形成一第四薄膜在該第一薄膜之上，以及形成一第五薄膜在該第二薄膜之上；以及在圖案化該第一薄膜之前移除該第五薄膜。在一實施例中，該第一薄膜為一假性閘極層。在一實施例中，該方法進一步包含在圖案化該第一薄膜之後用一金屬薄膜替換該第一薄膜。
在一實施例中，提供一種形成半導體裝置的方法。該方法包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及在一相同製程中形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以平面化該第二薄膜；在應用該第一化學機械拋光之後，圖案化該第一薄膜以形成一假性閘極結構；以及用一金屬閘極結構替換該假性閘極結構。在一實施例中，該第二薄膜在被平面化之後的一厚度小於該金屬閘極結構的一厚度。在一實施例中，替換該假性閘極結構包含：形成間隔件，與該假性閘極結構相鄰；移除該假性閘極結構，以形成藉由該間隔件所界定的開口；沉積一金屬薄膜在該開口中以及該間隔件之上；應用一第二化學機械拋光以移除該間隔件之上的該金屬薄膜的一部分；以及凹陷該金屬薄膜在開口中。在一實施例中，圖案化該第一薄膜包含藉由一極紫外輻射界定該假性閘極結構的一圖案。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，做為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
100:半導體裝置 102:基板 102A:前側面 102B:背側面 104:前側面薄膜 105:污染物 114A:前側面薄膜 114B:背側面薄膜 115:小圓丘或突起物 116A:前側面薄膜 116B:背側面薄膜 118:光阻劑層 120:EUV吸盤 122:基底元件 124:針腳 126:極紫外輻射 200:鰭式場效應電晶體/FinFET 202:基板 202A:前側面 202B:背側面 202N:區 202P:區 204:分割線 206A:犧牲層 206B:第一背側面薄膜 208A:間隔件 208B:第二背側面薄膜 209:污染物 210:鰭片 216:絕緣材料 218:隔離區/淺溝槽隔離區/STI區 220:假性電介質層 222:通道區 224A:假性閘極層 224B:第三背側面薄膜 225:小圓丘或突起物 226A:遮罩層 226B:第四背側面薄膜 228B:背側面薄膜/第三背側面薄膜 230A:假性閘極 232A:遮罩 234:閘極密封間隔件 236:源極/汲極區/磊晶源極/汲極區 238:閘極間隔件 242:接觸蝕刻停止層/CESL 244:第一ILD 246:凹部 248:閘極電介質層 250:閘極電極 250A:襯墊層 250B:功函數調諧層 250C:填充材料 251:閘極電極 252:區 260:閘極遮罩 270:第二ILD 272:閘極接點 274:源極/汲極接點 T 1:厚度 T 2:厚度 T 3:厚度 T 4:厚度 T 5:厚度 T 6:厚度 T 7:厚度
當結合附圖閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1至圖5說明根據一些實施例的半導體裝置製造的中間階段的剖面圖。
圖6說明根據一些實施例的FinFET的三維視圖的示範例。
圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖18C、圖18D、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖22A、圖22B、圖22C、圖23A、圖23B、圖24A以及圖24B為根據一些實施例的FinFET的製造中的中間階段的剖面圖。
200:鰭式場效應電晶體/FinFET
202:基板
210:鰭片
218:隔離區/淺溝槽隔離區/STI區
228B:背側面薄膜/第三背側面薄膜
236:源極/汲極區/磊晶源極/汲極區
248:閘極電介質層
251:閘極電極

Claims (10)

  1. 一種形成一半導體裝置的方法，該方法包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及形成一第二薄膜在該半導體基板的一第二側面，該第二側面與該半導體基板的該第一側面相對；應用一化學機械拋光以移除該第二薄膜的至少一部分；應用該化學機械拋光之後，形成一光阻劑層在該第一薄膜之上；以及使用一極紫外輻射以圖案化該光阻劑層。
  2. 如請求項1所述的方法，進一步包含在圖案化該光阻劑層之後蝕刻該第一薄膜。
  3. 如請求項1所述的方法，進一步包含在形成該第一薄膜以及該第二薄膜之前，形成一第三薄膜在該半導體基板的該第一側面的該主動區之上，以及形成一第四薄膜在該半導體基板的該第二側面之上，其中該第三薄膜以及該第四薄膜為在一相同製程中形成。
  4. 如請求項1所述的方法，進一步包含：在形成該光阻劑層之前，形成一第五薄膜在該第一薄膜之上，以及形成一第六薄膜在該第二薄膜之上，其中該第五薄膜以及該第六薄膜為由相同的材料所形成；以及在應用該化學機械拋光之前，移除該第六薄膜。
  5. 一種形成一半導體裝置的方法，該方法包含：形成複數個鰭片在一半導體基板的一第一側面之上；形成一第一薄膜在該鰭片之上，以及形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以從該第二薄膜移除一第一厚度；以及圖案化該第一薄膜。
  6. 如請求項5所述的方法，進一步包含在圖案化該第一薄膜之前，應用一第二化學機械拋光以從該第一薄膜移除一第二層厚度。
  7. 如請求項5所述的方法，進一步包含：形成一第四薄膜在該第一薄膜之上，以及形成一第五薄膜在該第二薄膜之上；以及在圖案化該第一薄膜之前移除該第五薄膜。
  8. 一種形成一半導體裝置的方法，包含：形成一第一薄膜在一半導體基板的一第一側面的一主動區之上，以及在一相同製程中形成一第二薄膜在該半導體基板的一第二側面之上，該第二側面與該半導體基板的該第一側面相對；應用一第一化學機械拋光以平面化該第二薄膜；在應用該第一化學機械拋光之後，圖案化該第一薄膜以形成一假性閘極結構；以及用一金屬閘極結構替換該假性閘極結構。
  9. 如請求項8所述的方法，其中該第二薄膜在被平面化之後的一厚度小於該金屬閘極結構的一厚度。
  10. 如請求項8所述的方法，其中圖案化該第一薄膜包含藉由一極紫外輻射界定該假性閘極結構的一圖案。
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